可編程邏輯器件-文庫吧資料
2025-01-02 12:06本頁面
【正文】 邏輯圖； (b) 引腳圖 GAL16V8邏輯圖及引腳圖3/1/2023 36二 、 GAL輸出邏輯宏單元 OLMC的組成 輸出邏輯宏單元 OLMC 由或門、異或門、 D觸發(fā)器、多路選擇器 MUX、時(shí)鐘控制、使能控制和編程元件等組成，如下圖：3/1/2023 371個(gè)或門1個(gè)異或門 1個(gè) D觸發(fā)器功能：將與陣列的乘積項(xiàng)進(jìn)行邏輯或，然后送到異或門A與極性控制信號 XOR(n)異或。 與 PAL相比， GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的 輸出邏輯 宏單元 OLMC（ Output Logic Macro Cell）。然后按表達(dá)式進(jìn)行編程即可。用 PAL器件實(shí)現(xiàn)，應(yīng)選四個(gè)以上輸入端，三個(gè)以上輸出端的器件，且至少有一個(gè)輸出含有三個(gè)以上的乘積項(xiàng)。要求判斷 4位二進(jìn)制數(shù) DCBA的大小屬于 0~ 6~11~15三個(gè)區(qū)間的哪一個(gè)之內(nèi)。(6) 表示器件功耗級別、速度等級，封裝形式等信息。(3) 代表 PAL器件的最大陣列輸入數(shù)；(4) 代表輸出電路類型（見另頁）。用途：產(chǎn)生時(shí)序邏輯電路3/1/2023 264. 帶異或門的寄存器型輸出結(jié)構(gòu)：目前常用的產(chǎn)品有 PAL20X PAL20X8(X表示異或輸出型 )等。通過對異或門一個(gè)可編程輸入端的編程可以控制輸出的極性。目前常用的產(chǎn)品有 PAL16L PAL20L10等。即它 既可作為輸出用，也可作為輸入用 。 目前常用的產(chǎn)品有 PAL10H8(10輸入， 8輸出， 高電平輸出有效 )、PAL10L PAL16C1(16輸入， 1輸出， 互補(bǔ)型輸出 )等。因電路中不含觸發(fā)器，所以 只能實(shí)現(xiàn)組合邏輯電路 。同一型號的 PAL器件的輸入、輸出端個(gè)數(shù)固定。3/1/2023 15（按集成度分類）可編程邏輯器件 PLD LDPLD （低密度 PLD）HDPLD （高密度 PLD）EPLD FPGAiSPPROM FPLA PAL GAL3/1/2023 16組合電路和時(shí)序電路結(jié)構(gòu)的通用形式A0~An1W0W(2n1)D0Dm 現(xiàn)場可編程邏輯陣列（ FPLA）3/1/2023 17組合電路和時(shí)序電路結(jié)構(gòu)的通用形式3/1/2023 18 可編程陣列邏輯器件（ PAL） PAL的基本結(jié)構(gòu) PAL是由可編程的與陣列、固定的或陣列和輸出電路三部分組成。O1 O1為兩個(gè)乘積項(xiàng)之和。其中 EPLD和 FPGA的結(jié)構(gòu)還要復(fù)雜得多，我們將在后面介紹。實(shí)現(xiàn)的函數(shù)為：3/1/2023 12（ 1）與固定、或編程： PROM（ 2）與或全編程： FPLA（ 3）與編程、或固定： PAL、 GAL、 EPLD、 FPGA1） 與固定、或編程：（ PROM）PLD基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程分為三類：A B CB CA0 0 00 0 10 1 01 1 13/1/2023 132） 與、或全編程： 代表器件是 FPLA（ Field Programmable Logic Array）3）與編程、或固定： 代表器件 PAL（ Programmable Array Logic） 和 GAL（ Generic Array Logic） 、 EPLD、 FPGA （ Field Programmable Gate Array ）。③ 乘積項(xiàng)與任何輸入信號都沒有接通，相當(dāng)與門 輸出 為 1。與門陣列或門陣列乘積項(xiàng) 和項(xiàng)輸入電路輸入信號 互補(bǔ)輸入輸出電路輸出函數(shù)反饋輸入信號它們組成結(jié)構(gòu)基本相似：三、 PLD概述3/1/2023 8A B C DF2F2=B+C+DA B C DF11） 輸入緩沖器表示方法AAA2） 與門和或門的表示方法F1=A?B?C3/1/2023 9下圖列出了連接的三種特殊情況 :① 輸入全編程，輸出為 0。 PLD可多次編程，這就使多次改變邏輯設(shè)計(jì)簡單易行，從而有效地降低了成本；
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