可編程邏輯器件--pld-文庫吧資料
2025-01-03 09:27本頁面
【正文】 d 可編程連線陣列? 在各個(gè)邏輯宏單元之間以及邏輯宏單元與 I/O單元之間提供信號連接的網(wǎng)絡(luò)? CPLD中一般采用固定長度的線段來進(jìn)行連接，因此信號傳輸?shù)难訒r(shí)是固定的，使得時(shí)間性能容易預(yù)測。? 或陣列固定明顯影響了器件編程的靈活性AnBnCnAnBnCnAnBnCnAnBnCnAnBn AnCnBnCn用 PAL實(shí)現(xiàn)全加器GAL結(jié)構(gòu)? GAL器件與PAL器件的區(qū)別在于用可編程的輸出邏輯宏單元（ OLMC）代替固定的或陣列。? EPROM和EEPROM用 PROM實(shí)現(xiàn)組合邏輯電路功能實(shí)現(xiàn)的函數(shù)為：固定連接點(diǎn)（與）編程連接點(diǎn)（或）PLA結(jié)構(gòu)? PLA的內(nèi)部結(jié)構(gòu)在簡單 PLD中有最高的靈活性。PLD的邏輯符號表示方法與門 乘積項(xiàng)PROM結(jié)構(gòu)? 與陣列為全譯碼陣列，器件的規(guī)模將隨著輸入信號數(shù)量 n的增加成2n指數(shù)級增長。脈沖與數(shù)字電路課程的回顧? 采用中小規(guī)模器件的局限– 電路板面積很大，芯片數(shù)量很多，功耗很大，可靠性低－－提高芯片的集成度– 設(shè)計(jì)比較困難－－能方便地發(fā)現(xiàn)設(shè)計(jì)錯(cuò)誤– 電路修改很麻煩－－提供方便的修改手段? PLD器件的出現(xiàn)改變了這一切PLD出現(xiàn)的背景? 電路集成度不斷提高– SSI?MSI?LSI?VLSI? 計(jì)算機(jī)技術(shù)的發(fā)展使 EDA技術(shù)得到廣泛應(yīng)用? 設(shè)計(jì)方法的發(fā)展– 自下而上 ?自上而下? 用戶需要設(shè)計(jì)自己需要的專用電路– 專用集成電路（ ASIC－ Application Specific Integrated Circuits）開發(fā)周期長，投入大，風(fēng)險(xiǎn)大– 可編程器件 PLD：開發(fā)周期短，投入小，風(fēng)險(xiǎn)小PLD器件的優(yōu)點(diǎn)? 集成度高，可以替代多至幾千塊通用 IC芯片– 極大減小電路的面積，降低功耗，提高可靠性? 具有完善先進(jìn)的開發(fā)工具– 提供語言、圖形等設(shè)計(jì)方法，十分靈活– 通過仿真工具來驗(yàn)證設(shè)計(jì)的正確性? 可以反復(fù)地擦除、編程，方便設(shè)計(jì)的修改和升級? 靈活地定義管腳功能，減輕設(shè)計(jì)工作量，縮短系統(tǒng)開發(fā)時(shí)間? 保密性好? 管腳數(shù)目：– 208個(gè)? 電源：– （ I/O）– （內(nèi)核）? 速度– 250MHz? 內(nèi)部資源– 4992個(gè)邏輯單元– 10萬個(gè)邏輯門– 49152 bit的 RAMPLD的發(fā)展趨勢? 向高集成度、高速度方向進(jìn)一步發(fā)展– 最高集成度已達(dá)到 400萬門? 向低電壓和低功耗方向發(fā)展，5V????更低? 內(nèi)嵌多種功能模塊– RAM， ROM， FIFO， DSP， CPU? 向數(shù)、?；旌峡删幊谭较虬l(fā)展大的 PLD生產(chǎn)廠家PLD器件的分類－－按集成度? 低密度– PROM,EPROM,EEPROM,
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