可編程邏輯器件--pld(存儲(chǔ)版)
【正文】 – 采用 “搭積木 ”的方法的方法進(jìn)行設(shè)計(jì)?？删幊踢壿嬈骷?PLD課程簡(jiǎn)介? 《脈沖與數(shù)字電路》為基礎(chǔ)：學(xué)習(xí)了數(shù)字電路的基本設(shè)計(jì)方法。必須熟悉各種中小規(guī)模芯片的使用方法，從中挑選最合適的器件，缺乏靈活性。? 或陣列固定明顯影響了器件編程的靈活性AnBnCnAnBnCnAnBnCnAnBnCnAnBn AnCnBnCn用 PAL實(shí)現(xiàn)全加器GAL結(jié)構(gòu)? GAL器件與PAL器件的區(qū)別在于用可編程的輸出邏輯宏單元（ OLMC）代替固定的或陣列。 – 可實(shí)現(xiàn)多種存儲(chǔ)器功能，如 RAM， ROM，雙口 RAM， FIFO， Stack等– 靈活配置方法： 2568，也可配成 5124內(nèi)部晶體震蕩器? 高速反向放大器用于和外部晶體相接，形成內(nèi)部晶體振蕩器。 FPGA內(nèi)部有豐富連線資源， CLB分塊較小，芯片的利用率較高。由Lattice公司率先發(fā)明? 優(yōu)點(diǎn)：– 方便硬件的調(diào)試– 方便硬件版本的升級(jí)，類似于軟件升級(jí)在系統(tǒng)編程技術(shù) ISP－－In System Program邊界掃描測(cè)試技術(shù) BST－－Boundary Scan Test? 據(jù) JTAG，用于解決大規(guī)模集成電路的測(cè)試問(wèn)題。 CPLD的延時(shí)較小。 CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對(duì)較少。a,b,c,d? EPROM和EEPROM用 PROM實(shí)現(xiàn)組合邏輯電路功能實(shí)現(xiàn)的函數(shù)為：固定連接點(diǎn)（與）編程連接點(diǎn)（或）PLA結(jié)構(gòu)? PLA的內(nèi)部結(jié)構(gòu)在簡(jiǎn)單 PLD中有最高的靈活性。課程內(nèi)容? 器件為什么能夠編程– 了解大規(guī)?？删幊踢壿嬈骷慕Y(jié)構(gòu)及工作原理? 怎樣對(duì)器件編程– 熟悉一種 EDA軟件的使用方法（工具）? 以 Altera公司的 MaxPlusII為例– 掌握一種硬件描述語(yǔ)言（方法），以設(shè)計(jì)軟件的方式來(lái)設(shè)計(jì)硬件（重點(diǎn)）? 以 VHDL語(yǔ)言為例教學(xué)安排? 理論教學(xué)（ 12學(xué)時(shí)）? 上機(jī)實(shí)踐（ 20學(xué)時(shí)）? 考核方式– 實(shí)驗(yàn)成績(jī)（實(shí)驗(yàn)報(bào)告）– 理論筆試（考試）– 上機(jī)考試（上機(jī)操作）參考書(shū)脈沖與數(shù)字電路課程的回顧? 布爾函數(shù)－－數(shù)字系統(tǒng)數(shù)學(xué)基礎(chǔ)（卡諾圖）? 數(shù)字電路設(shè)計(jì)的基本方法– 組合電路設(shè)計(jì)問(wèn)題 ?邏輯關(guān)系 ?真值表 ?化簡(jiǎn) ?邏輯 圖– 時(shí)序電路設(shè)計(jì)列出原始狀態(tài)轉(zhuǎn)移圖和表 ?狀態(tài)優(yōu)化 ?狀態(tài)分配 ?觸發(fā)器選型 ?求解方程式 ?邏輯圖脈沖與數(shù)字電路課程的回顧? 使用中、小規(guī)模器件設(shè)計(jì)電路（ 7 54系列）– 編碼器（ 74LS148）– 譯碼器（ 74LS154）– 比較器（ 74LS85）– 計(jì)數(shù)器（ 74LS193）– 移位寄存器（ 74LS19
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