復(fù)雜可編程邏輯器件-文庫(kù)吧資料
2025-01-04 00:40本頁(yè)面
【正文】 抄襲 。 (5) 內(nèi)部時(shí)間延遲與器件結(jié)構(gòu)和邏輯連接無(wú)關(guān) ， 各模塊之間提供了固定延時(shí)的快速互連通道 ， 可預(yù)測(cè)時(shí)間延遲 ， 易于消除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象 。 (3) I/O端數(shù)和內(nèi)含觸發(fā)器可多達(dá)數(shù)百個(gè) ， 集成度高 。 CPLD的主要性能特點(diǎn)： (1) 可進(jìn)行多次編程 、 改寫(xiě)和擦除 。 解 EPF10K20器件中每個(gè) EAB片內(nèi)存儲(chǔ)器有 2048位 ， 共有 6個(gè) EAB， 最大可提供 20486=12288位 RAM。 最后的進(jìn)位信號(hào)接到一個(gè) LE， 產(chǎn)生一個(gè) n位加法器的進(jìn)位輸出信號(hào) 。 LUT 進(jìn)位鏈 A1 B1 寄存器 S1 LUT 進(jìn)位鏈 A2 B2 寄存器 S2 LE1 LE2 進(jìn)位輸入 LUT 進(jìn)位鏈 An Bn 寄存器 Sn LUT 進(jìn)位鏈 寄存器 進(jìn)位 輸出 LEn LEn+1 … 圖 8321 EPF10K20進(jìn)位鏈邏輯關(guān)系示例 解 采用 n+1個(gè) LE實(shí)現(xiàn)n位全加器的進(jìn)位鏈邏輯關(guān)系 。 每個(gè) EAB的輸入與行互連通道相連 ， EAB輸出驅(qū)動(dòng)行互連通道或列互連通道 ， 未使用的行互連通道可由列互連通道驅(qū)動(dòng) 。 進(jìn)位輸入 級(jí)聯(lián)輸入 (3) 嵌入陣列塊 （ EAB） 邏輯圖 EAB是由輸入和輸出端帶有寄存器的片內(nèi) RAM/ROM構(gòu)成 。 0 0 0 0 0 1 4 0 0 1 1 1 0 3 1 1 0 0 1 0 2 0 1 0 1 0 0 1 1 0 0 0 0 0 0 CP nQ32nQ 13?n2Q 11?n表 833 五進(jìn)制計(jì)數(shù)器狀態(tài)轉(zhuǎn)移表 例 85 用查找表 LUT結(jié)構(gòu)實(shí)現(xiàn)一個(gè)五進(jìn)制計(jì)數(shù)器 。進(jìn)位鏈適用于實(shí)現(xiàn)高速計(jì)數(shù)器和加法器 ， 級(jí)聯(lián)鏈可實(shí)現(xiàn)最小時(shí)延的多輸出邏輯函數(shù) 。 LE產(chǎn)生兩個(gè)輸出 ， 可獨(dú)立進(jìn)行控制 。 查找表 LUT 進(jìn)位鏈 級(jí)聯(lián)鏈 置位 /復(fù)位 邏輯 ≥1 DATA1 DATA2 DATA3 DATA4 進(jìn)位輸入 級(jí)聯(lián)輸入 可編程觸發(fā)器 PRn 1D C1 ENA CLRn Q 到快速 互聯(lián)通道 到 LAB局部 互聯(lián)通道 時(shí)鐘選擇 進(jìn)位輸出 級(jí)聯(lián)輸出 LABCTRL1 LABCTRL2 全局復(fù)位 LABCTRL3 LABCTRL4 圖 8316 EPF10K20邏輯單元 每個(gè) LE含有一個(gè) 4輸入查找表 LUT， 能快速產(chǎn)生 4變量的任意邏輯函數(shù)輸出 。 EPF10K20還包含 6個(gè)專(zhuān)用輸入引出端 ， 可用于高速全局控制信號(hào) 。 （ 二 ） EPF10K20器件 １ ． 基本結(jié)構(gòu) EPF10K20器件采用 SRAM制造工藝和靈活邏輯單元陣列FLEX結(jié)構(gòu) ， 主要由嵌入陣列塊 (EAB)、 邏輯陣列塊 (LAB)、 邏輯單元 (LE)、 I/O單元 (IOE)和行 、 列快速互連通道構(gòu)成 。 ２ ． 應(yīng)用舉例 例 84 用 XC7354器件實(shí)現(xiàn)一個(gè) 4位超前進(jìn)位加法器 。 兩個(gè)專(zhuān)用快速使能信號(hào)可用來(lái)代替OE乘積項(xiàng)或同 OE乘積項(xiàng)一起控制輸出 。 各 UIM輸入可通過(guò)編程連接到任何 UIM的輸出 ， 信號(hào)通過(guò)UIM的延遲是固定的 ， 與 UIM內(nèi)部的布線(xiàn) 、 扇入和扇出無(wú)關(guān) 。 超前進(jìn)位可以在相鄰宏單元傳遞 ， 甚至可以跨越 FB傳遞 。 圖 8313 ALU原理圖 =1 ≥1 函數(shù) 發(fā)生器 D1 D2 進(jìn)位鏈控制 進(jìn)位輸入 去宏單元 觸發(fā)器 進(jìn)位輸出 乘積項(xiàng) 和 D1 乘積項(xiàng) 和 D2 或非 或 與非 與 反輸入 反輸入 原輸入 原輸入 或非 或 與非 與 異或非 異或 邏 輯 功 能 邏 輯 功 能 21DD ?2D? 2D?1 21D ? 2? 21 DD ?2??2 21D ? 2D?表 832 2輸入函數(shù)發(fā)生器邏輯功能 ALU有兩種編程模式 ， 即 邏輯編程模式 和 算術(shù)編程模式 。 算術(shù)邏輯單元 ALU的輸出驅(qū)動(dòng)一個(gè)可編程 D觸發(fā)器 ， 其時(shí)鐘源是可編程的 。 每個(gè) FB包含 9個(gè)宏單元 ， 每個(gè)宏單元包括 5個(gè)獨(dú)享乘積項(xiàng) 。 (2) 高集成度功能模塊 （ FB） 邏輯圖 FB采用 GAL型結(jié)構(gòu) ， 帶有 可編程乘積項(xiàng)陣列 和 可編程多個(gè)宏單元 。 1 ≥1 ≥1 1 C1 Q C1 1D/1T Q 1D/1T 宏單元 N+1 S/R 宏單元 N 快速時(shí)鐘 來(lái)自前面宏單元 單個(gè)乘積項(xiàng)輸出 可提供 8～ 36個(gè) 乘積項(xiàng)和輸出 圖 8311 快速功能
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