復(fù)雜可編程邏輯器件(完整版)
【正文】 A2 B2 A3 B3 Cin S0 S1 S2 S3 Cout 解 使用 XC7354中一個(gè) FB中相鄰的 5個(gè)宏單元 ， 即可實(shí)現(xiàn)4位超前進(jìn)位加法器 。在邏輯編程模式中 ， ALU是一個(gè) 2輸入函數(shù)發(fā)生器 ， 產(chǎn)生任何 2輸入的邏輯函數(shù) ；在算術(shù)編程模式中 ， ALU可被編程為一個(gè)具有超前進(jìn)位的全加器 ， 產(chǎn)生 2輸入的 算術(shù)和 或 算術(shù)差 。 將乘積項(xiàng)的和分配到相鄰宏單元 ， 相當(dāng)于使乘積項(xiàng)的 或 門(mén)擴(kuò)展了 4個(gè)輸入 ， 因此最多可實(shí)現(xiàn) 36個(gè)乘積項(xiàng)的復(fù)雜邏輯電路 。 輸出布線區(qū) ORP是介于 GLB和 IOC之間的可編程互連陣列 ，以連接 GLB輸出到 I/O單元 。 每個(gè) LAB是獨(dú)立的一個(gè)模塊 ， 其中的 LE具有共同的輸入 、 互連與控制信號(hào) 。 MAX結(jié)構(gòu)由邏輯陣列塊 LAB（ Logic Array Block） 、 I/O模塊和可編程互連陣列 PIA（ Programmable Interconnect Array）構(gòu)成 。 小規(guī)模 PLD 互聯(lián)資源 (a) (b) (c) 圖 833 CPLD三種全局互聯(lián)結(jié)構(gòu)示意 CPLD的分區(qū)陣列結(jié)構(gòu) 分區(qū)陣列結(jié)構(gòu) ， 即將整個(gè)器件分為若干個(gè)區(qū) 。 復(fù)雜可編程邏輯器件 （ CPLD） 概 述 CPLD的基本結(jié)構(gòu) CPLD的分區(qū)陣列結(jié)構(gòu) 典型器件及應(yīng)用舉例 Complex Programmable Logic Device 器件名稱(chēng) 集成規(guī)模 /門(mén) I/O端數(shù) 宏單元數(shù) 觸發(fā)器數(shù) 編 程 EPM9560 12 000 216 560 772 EEPROM EPM5032 600 24 32 32 EPROM EPF10K10 10 000 134 (1) 720 SRAM EPX8160 3 200 172 160 160 快閃 SRAM AT5100 5 100 52 52 128 EPROM ATV750 750 10 10 20 EPROM pLSI3320 14 000 160 320 480 EEPROM pLSI2032 1 000 32 32 32 EEPROM M5512 20 000 256 512 512 EEPROM XC4025 25 000 192 (2) 2 560 SRAM XC7354 (3) 54 54 108 EPROM 表 831 部分 CPLD產(chǎn)品 (1)有 576個(gè)邏輯單元； (2)有 1 024個(gè)可編程邏輯模塊； (3)等效 6個(gè) PAL22V10 概 述 CPLD大致可以分為兩類(lèi) ， 一類(lèi)是由 GAL器件發(fā)展而來(lái) ，其主體是 與 陣列和宏單元結(jié)構(gòu) ， 稱(chēng)為 CPLD的 基本結(jié)構(gòu) ；另一類(lèi)是 分區(qū)陣列結(jié)構(gòu) 的 CPLD。 有的區(qū)包含若干個(gè) I/O端 、 輸入端及規(guī)模較小的 與 、 或 陣列和宏單元 ， 相當(dāng)于一個(gè)小規(guī)模的 PLD；有的區(qū)只是完成某些特定的邏輯功能 。 邏輯圖 ２ ． 多陣列矩陣 MAX（ Multiple Array Matrix） 結(jié)構(gòu) MAX結(jié)構(gòu)中 ， 每個(gè)宏單元有一個(gè)可編程的 與 陣列 和一個(gè)固定的 或 陣列 ， 以及一個(gè)具有獨(dú)立可編程時(shí)鐘 、 時(shí)鐘使能 、 清除和置位功能的 可配置觸發(fā)器 。 EAB由 RAM/ROM和相關(guān)的輸入 、 輸出寄存器構(gòu)成 。 時(shí)鐘發(fā)生器 I/0單元 輸出開(kāi)關(guān)矩陣 輸入開(kāi)關(guān)矩陣 宏單元 邏輯分配器 與 陣列 時(shí)鐘發(fā)生器 I/0單元 輸出開(kāi)關(guān)矩陣 輸入開(kāi)關(guān)矩陣 宏單元 邏輯分配器 與 陣列 時(shí)鐘發(fā)生器 I/0單元 輸出開(kāi)關(guān)矩陣 輸入開(kāi)關(guān)矩陣 宏單元 邏輯分配器 與 陣列 時(shí)鐘發(fā)生器 I/0單元 輸出開(kāi)關(guān)矩陣 輸入開(kāi)關(guān)矩陣 宏單元 邏輯分配器 與 陣列 ... ... 中 央 開(kāi) 關(guān) 矩 陣 時(shí)鐘 GAL塊 GAL塊 圖 838 中央開(kāi)關(guān)矩陣結(jié)構(gòu) (2) 中央開(kāi)關(guān)矩陣結(jié)構(gòu) 中央開(kāi)關(guān)矩陣結(jié)構(gòu)由多個(gè)GAL 塊 和一個(gè)中央可編程開(kāi)關(guān)矩陣 互連而成 。 (2) 高集成度功能模塊 （ FB） 邏輯圖 FB采用 GAL型結(jié)構(gòu) ， 帶有 可編程乘積項(xiàng)陣列 和 可編程多個(gè)宏單元 。 超前進(jìn)位可以在相鄰宏單元傳遞 ， 甚至可以跨越 FB傳遞 。 （ 二 ） EPF10K20器件 １ ． 基本結(jié)構(gòu) EPF10K20器件采用 SRAM制造工藝和靈活邏輯單元陣列FLEX結(jié)構(gòu) ， 主要由嵌入陣列塊 (EAB)、 邏輯陣列塊 (LAB)、 邏輯單元 (LE)、 I/O單元 (IOE)和行 、 列快速互連通道構(gòu)成 。進(jìn)位鏈適用于實(shí)現(xiàn)高速計(jì)數(shù)器和加法器 ， 級(jí)聯(lián)鏈可實(shí)現(xiàn)最小時(shí)延的多輸出邏輯函數(shù) 。
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