【正文】 除后又可以重新寫入數(shù)據(jù)。上面的控制柵用于控制讀 /寫操作；下面的浮柵被包圍在絕緣材料 SiO2中，用于長期保存注入的電荷。圖 5８存儲的內(nèi)容與圖 5７的相同。 掩膜 ROM中的數(shù)據(jù)在出廠后再也不能被修改， 對用戶而言掩膜 ROM是不可編程的，一般用來作為字符發(fā)生器， 或者用來存儲數(shù)學(xué)用表（如三角函數(shù)表、 指數(shù)函數(shù)表等）以及一些很成熟且用量很大的通用程序。當?shù)刂稟1A0=01時， m1有效，輸出 F1F0=10；同理，當?shù)刂?A1A0分別等于00、 10和 11時，讀出的內(nèi)容為 1 01和 11。因此 SPLD的這種結(jié)構(gòu)對實現(xiàn)數(shù)字電路具有普遍意義。圖 5’3（ a）清楚地表明了一個不可編程的與陣列和一個可編程的或陣列。由于熔絲或反熔絲編程器件只能編程一次， 所以又將這類器件稱為一次性編程器件， 即 OTP（ One Time Programmable）器件， 其它各類器件均可以多次編程。 Altera的 Classic系列和 MAX5000系列 EPLD采用的就是這種編程工藝。如果按照這個標準， PROM、 PLA、 PAL和 GAL器件屬于LDPLD， EPLD、 CPLD和 FPGA器件則屬于 HDPLD。 進入 20世紀 90年代后，可編程邏輯器件的發(fā)展十分迅速。 ③ 專用集成電路 ASIC（ Application Specific Integrated Circuit）。 同一時期， Altera公司推出了 EPLD（ Erasable PLD），它比 GAL具有更高的集成度， 可以用紫外線或電擦除。 ② 高密度可編程邏輯器件 HDPLD（ High Density PLD）。 按照這個標準，可編程邏輯器件又可分成五類： ① 熔絲（ Fuse）或反熔絲（ Anti Fuse）編程器件。 ⑤ SRAM編程器件。 PLD電路的表示方法 1． PLD連接的表示法 圖 5 1 PLD連接的表示方法 (a) 固定連接； (b) 編程連接； (c) 不連接 ( a ) ( b ) ( c )2． 基本邏輯門的 PLD表示法 1） 緩沖器 圖 52 基本邏輯門的 PLD表示法 ( a )AAAAENAA AEN( b )A B CPA B CPA B CP( c )( d ) ( e ) ( f ) 2） 圖 52（ d）表示的是一個三輸入的與門， 根據(jù)連接關(guān)系可知， 與門輸出 P=AC； 當一個與門的所有輸入變量都連接時， 可以像圖 52（ e）那樣表示， 這時， P=ABC。 PLD有多種輸出方式， 可以由或陣列直接輸出（組合方式）， 也可以通過寄存器輸出（時序方式）； 輸出可以是高電平有效， 也可以是低電平有效；無論采用哪種輸出方式， 輸出信號一般最后都是經(jīng)過三態(tài)（ TS）結(jié)構(gòu)或集電極開路（ OC）結(jié)構(gòu)的輸出緩沖器送到 PLD的輸出引腳； 輸出信號還可以通過內(nèi)部通路反饋到與陣列的輸入端。 圖 55 ROM的電路結(jié)構(gòu) (a) 與 或陣列結(jié)構(gòu)圖； (b) 存儲器結(jié)構(gòu)圖 ( a )An － 1An － 2A0?與陣列( 不可編程 )12nm?22nm??m0或陣列( 可編程)?Fm － 1Fm － 2F0?n 線— 2n線地址譯 碼器12nm?22nm??m02nm存儲陣 列?Fm － 1Fm － 2F0( b )圖 55 ROM的電路結(jié)構(gòu) (a) 與 或陣列結(jié)構(gòu)圖； (b) 存儲器結(jié)構(gòu)圖 圖 57 4 4位二極管 ROM 2 線— 4 線地址譯 碼器W0W1W2W3D3D2D1D0A0A1位線字線圖 56 ROM結(jié)構(gòu)圖 (a) 與 或陣列結(jié)構(gòu)圖； (b) 存儲器示意圖 A1A0或陣列( 可編程)與陣列( 不可編程 )F1F0( a )m0m1m2m3圖 56 ROM結(jié)構(gòu)圖 (a) 與 或陣列結(jié)構(gòu)圖； (b) 存儲器示意圖 2 線— 4 線地址譯 碼器m0m1m2m31 11 00 11 1A1A0( b )F1F0 任何組合邏輯函數(shù)都可以寫成最小項之積的標準形式。 另外，從編程工藝和擦除方法上又可以將 ROM分為： 固定只讀存儲器、可編程只讀存儲器 PROM（ Programmable Read Only Memory）、紫外線擦除可編程只讀存儲器 UVEPROM（ UltraViolet Erasable Programmable Read Only Memory）、 電擦除可編程只讀存儲器 E2PROM（ Electric Erasable Programmable Read Only Memory）和閃速存儲器（ Flash Memory）。 圖 57 4 4位二極管 ROM 2 線— 4 線地址譯 碼器W0W1W2W3D3D2D1D0A0A1位線字線 在圖 5’８存儲陣列中， 用 N溝道增強型 MOS管代替了圖 5’７中的二極管。 圖 510 PLICE反熔絲結(jié)構(gòu)圖 P L I C EP o l y s i l i c o nF i e l d O x i d e F i e l d O x i d eP L I C ED i f f u s i o nP L I C ED i e l e c t r i c1 ? mD i f f u s i o n ： 擴散F i e l d O x i d e：場氧化 物P o l y s i l i c o n：多晶硅D i e l e c t r i c：介質(zhì) 3） 可擦除可編程只讀存儲器（ EPROM EPROM包括 UVEPROM、 E2PROM和 Flash Memory， 它們與前面講過的 PROM在結(jié)構(gòu)上并無太大區(qū)別，只是采用了不同的存儲元件和編程工藝。 如果此時再在控制柵上加以高壓脈沖， 就會有一些電子在高壓電場的作用下穿過 SiO2層，被浮柵俘獲，從而實現(xiàn)了電荷注入， 也就是向存儲單元寫入了 1。 E2PROM中數(shù)據(jù)的擦除和寫入是同時進行的， 以字為單位， 一個字的改寫時間一般為 ms級； Flash Memory的擦除和讀寫速度更快， 數(shù)據(jù)的擦除和寫入是分開進行的，擦除方式類似UVEPROM那樣整片擦除或分塊擦除。 構(gòu)成字符發(fā)生器是 ROM的一個比較重要的用途。 圖 513 字符 R的顯示電路 D4D3D2D1D0A2A1A00Y1Y2Y3Y4Y5Y6Y7YA0A1A2SACSBS模 7 計數(shù)器 CPW0W1W2W3W4W5W67 4 1 3 87 5 L E D 點陣D4D3D2D1D01P R O M 用可編程 ROM來實現(xiàn)組合邏輯函數(shù)的最大不足之處在于對芯片的利用率不高，這是因為 ROM中的與陣列是一個固定的全譯碼陣列， 每一個乘積項都是一個最小項，只能實現(xiàn)組合邏輯函數(shù)的最小項表達式，不能進行化簡，而且實際上大多數(shù)的組合邏輯函數(shù)也并不需要所有的最小項。當編程單元為 1時，或陣列輸出 S與經(jīng)過異或門以后的輸出 Y同相；當編程單元為 0時， S與 Y反相。 首先由邏輯功能導(dǎo)出三組方程 (輸出方程組、 激勵方程組和次態(tài)方程組 )，然后選擇適當規(guī)模的 PLA器件來實現(xiàn)電路。與陣列的可編程性保證了與門輸入變量的靈活性， 而或陣列固定使器件得以簡化， 進一步提高了對芯片的利用率。其中， PAL10H8和 PAL14H4為或門輸出結(jié)構(gòu)， PAL10L8和 PAL14L4為或非門輸出結(jié)構(gòu)。 3） 寄存器輸出結(jié)構(gòu) 圖 521 PAL的寄存器輸出結(jié)構(gòu) ID OECKO 4） 圖 522所示的輸出結(jié)構(gòu)與寄存器輸出結(jié)構(gòu)類似，只不過在或陣列輸出與觸發(fā)器之間又設(shè)置了異或門，這種結(jié)構(gòu)被稱為異或輸出結(jié)構(gòu)。另外， GAL采用 E2PROM編程工藝，可以用電擦除并重復(fù)編程。 編程是逐行進行的。 只有當整個芯片的編程數(shù)據(jù)被擦除時，加密單元才同時被擦除。當 XOR(n) = 0時， 低電平輸出有效；當 XOR(n) = 1時，高電平輸出有效。 ③ 三態(tài)數(shù)據(jù)選擇器（ STMUX）。另外， 在 GAL16V8的OLMC19和 OLMC12中， AC0和 AC1(m)分別被 SYN和 SYN所代替。 ⑤ 具有上電復(fù)位和寄存器同步預(yù)置功能。 高密度可編程邏輯器件 HDPLD HDPLD包括 EPLD、 CPLD和 FPGA三種，大致可以分為兩類： 一類是與標準門陣列結(jié)構(gòu)類似的單元型 HDPLD——FPGA； 另一類是基于與 或陣列結(jié)構(gòu)（或稱為乘積項結(jié)構(gòu)）的陣列擴展型HDPLD——EPLD和 CPLD， 其中 CPLD是 EPLD的改進型器件。 簡單地講，CPLD就是將多個 SPLD集成到一塊芯片上，并通過可編程連線實現(xiàn)它們之間的連接。63 t o 1 6 I / OL A B A3 t o 1 616 乘積項選擇矩陣3 6 S i g n a l sf r o m P I A 16 個 共 享 擴 展 項 這樣每個 LAB最多可以有 16個共享擴展項被本 LAB的任何一個宏單元所使用。 在組合邏輯工作方式下，觸發(fā)器被旁路； 在時序邏輯工作方式下， 觸發(fā)器的控制信號（清零、 置位、 時鐘和使能）可以通過編程選擇， 觸發(fā)器的輸入可以來自本單元的組合輸出， 也可以直接來自于 I/O引腳。 圖 5’32表明了饋入到 PIA的信號是如何送到 LAB的。 下面主要以 Xilinx公司的第三代 FPGA產(chǎn)品 ——XC4000系列為例，介紹 FPGA的電路結(jié)構(gòu)和工作原理。因為只要將 n個輸入變量作為 SRAM的地址，把 2n個函數(shù)值存到相應(yīng)的 SRAM單元中， 那么 SRAM的輸出就是邏輯函數(shù)。 兩個觸發(fā)器還有一個共用信號 ——置位 /復(fù)位信號 SR， 它可以被編程為對每個觸發(fā)器獨立的復(fù)位或置位信號。 如表 54所示， 邏輯函數(shù)發(fā)生器被用作片內(nèi) RAM時有多種配置模式。 3） 為了提高 FPGA的運算速度， 在 CLB的兩個邏輯函數(shù)發(fā)生器G和 F之前還設(shè)計了快速進位邏輯電路，如圖 535所示。 在 XC4000E系列的 CLB中共有 3個函數(shù)發(fā)生器， 它們構(gòu)成一個二級電路。 整個芯片的邏輯功能是通過對芯片內(nèi)部的 SRAM編程確定的。 多數(shù) CPLD中的互連資源都有類似于 MAX7000A的 PIA的這種結(jié)構(gòu)，這種連接線最大的特點是能夠提供具有固定時延的通路， 也就是說信號在芯片中的傳輸時延是固定的、可以預(yù)測的， 所以將這種連接線稱為確定型連接線。 3． 輸入 /輸出控制塊 輸入 /輸出控制塊（ I/O Control Block）的結(jié)構(gòu)如圖 531所示。 圖 530 MX7000A的擴展乘積項 (a) 共享擴展項； ( a )……宏單元 乘積項邏 輯宏單元 乘積項邏 輯乘積項 選擇矩陣來自 P I A 的36 個信號16 個可共 享擴展項 并聯(lián)擴展項是指在一些宏單元中沒有被使用的乘積項， 并且可以被直接饋送到相鄰的宏單元的或邏輯以實現(xiàn)復(fù)雜的邏輯函數(shù)。 每個 LAB由 16個宏單元組成， 輸入到每個 LAB的有如下信號： ① 來自于 PIA的 36個通用邏輯輸入； ② 全局控制信號（時鐘信號、 清零信號）； ③ 從 I/O引腳到寄存器的直接輸入通道， 用于實現(xiàn)MAX7000A的最短建立時間。 下面以 Altera公司生產(chǎn)的 MAX7000系列為例， 介紹 CPLD的電路結(jié)構(gòu)及其工作原理。 其中最具有代表性的還是 Xilinx公司的FPGA器件和 Altera公司的