數(shù)字電子技術(shù)基礎(chǔ)第8章可編程邏輯器件(完整版)
【正文】 完全按用戶要求設(shè)計(jì)的 VLSI器件。它對(duì)用戶來講是優(yōu)化的，但是設(shè)計(jì)周期長(zhǎng)，設(shè)計(jì)費(fèi)用高，通用性低，銷售量少。專用集成電路（簡(jiǎn)稱 ASIC）Application Specific Integrated Circuit 系統(tǒng)放在一個(gè)芯片內(nèi)ASIC全定制（ Full Custom Design IC)半定制（ SemiCustom Design IC） 可編程邏輯器件 PLD概述 可編程只讀存儲(chǔ) PROM和 可編程邏輯陣列 PLA 可編程邏輯器件 PAL和 通用邏輯陣列 GAL第八章第八章 可編程邏輯器件可編程邏輯器件PLD的基本結(jié)構(gòu)的基本結(jié)構(gòu)與門與門陣列陣列或門或門陣列陣列乘積項(xiàng) 和項(xiàng)輸入輸入電路電路輸入信號(hào)互補(bǔ)輸入輸出輸出電路電路 輸出函數(shù)反饋輸入信號(hào)相繼出現(xiàn)了 ROM、 PROM、 PLA、PAL、 GAL、 EPLD和 FPGA等，它們組成基本相似。SoPC70年代初期的 PLD 出現(xiàn)了可編程陣列邏輯 (PAL)器件。特別是在結(jié)構(gòu)上采用了 “輸出邏輯宏單元 ”電路，為用戶提供了邏輯設(shè)計(jì)和使用上的較大靈活性。電擦編程 ： 使用 PLD器件設(shè)計(jì)的系統(tǒng)，可以不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制。PLD的邏輯符號(hào)表示方法AAAA B C DF1固定連接 編程連接 F1=A?B?CA B C DF2F2=B+C+DPLD具有較大的與或陣列，邏輯圖的具有較大的與或陣列，邏輯圖的畫法與傳統(tǒng)的畫法有所不同畫法與傳統(tǒng)的畫法有所不同下圖給出最簡(jiǎn)單的 PROM電路圖，右圖是左圖的簡(jiǎn)化形式。 F1＝ ?m（ 4,8,9,12,13,14） 實(shí)際上，大多數(shù)組合邏輯函數(shù)的最小項(xiàng)不超過 40個(gè)，則使得 PROM芯片的面積利用率不高，功耗增加。根據(jù)表列出邏輯函數(shù)并簡(jiǎn)化，得最簡(jiǎn)輸出表達(dá)式如下：（ 2）轉(zhuǎn)換器有四個(gè)輸入信號(hào)，化簡(jiǎn)后需用到 7個(gè)不同的乘積項(xiàng)，組成 4 個(gè)輸出函數(shù)，故選用四輸入的 74 PLA實(shí)現(xiàn)，下圖是四位自然二進(jìn)制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器 PLA陣列圖。器。10 0011（一）（一） PAL的基本結(jié)構(gòu)的基本結(jié)構(gòu) PAL器件的輸入、輸出結(jié)構(gòu)以及輸入、輸出的數(shù)目是由集成電路制造商根據(jù)實(shí)際設(shè)計(jì)情況大致估計(jì)確定。觸發(fā)器的觸發(fā)器的 Q端可以端可以通過三態(tài)緩沖器通過三態(tài)緩沖器送到輸出引腳送到輸出引腳觸發(fā)器的反相端反饋回與觸發(fā)器的反相端反饋回與陣列，作為輸入信號(hào)參與陣列，作為輸入信號(hào)參與更復(fù)雜的時(shí)序邏輯運(yùn)算更復(fù)雜的時(shí)序邏輯運(yùn)算CP和使能是和使能是 PAL的公共端的公共端4. 帶異或門的寄存器型輸出結(jié)構(gòu)帶異或門的寄存器型輸出結(jié)構(gòu)：：增加了一個(gè)異或門增加了一個(gè)異或門 把乘積項(xiàng)分割成兩把乘積項(xiàng)分割成兩個(gè)和項(xiàng)個(gè)和項(xiàng)兩個(gè)和項(xiàng)在觸發(fā)器的輸入端異或之后，兩個(gè)和項(xiàng)在觸發(fā)器的輸入端異或之后，在時(shí)鐘上升沿到來時(shí)存入觸發(fā)器內(nèi)在時(shí)鐘上升沿到來時(shí)存入觸發(fā)器內(nèi)例：試用 PAL實(shí)現(xiàn)下列邏輯函數(shù)。CP Y3 Y2 Y1 Y0 C0 0 0 0 0 01 0 0 0 1 02 0 0 1 1 03 0 0 1 0 04 0 1 1 0 05 0 1 1 1 06 0 1 0 1 07 0 1 0 0 08 1 1 0 0 0… … … … … …15 1 0 0 0 116 0 0 0 0 0用 PAL器件設(shè)計(jì)這個(gè)計(jì)數(shù)器，所用器件中應(yīng)包括 4個(gè)觸發(fā)器和相應(yīng)的與或邏輯陣列。 應(yīng)用 PAL16L8設(shè)計(jì)組合邏輯電路，主要步驟是將輸出和激勵(lì)寫成最簡(jiǎn)與或表達(dá)式，然后確定 PAL16L8的引腳和編程。GAL器件的編程方法和應(yīng)用器件的編程方法和應(yīng)用 對(duì) GAL編程是設(shè)計(jì)電路的最后一個(gè)環(huán)節(jié)。這樣應(yīng)當(dāng)具備 GAL編程的開發(fā)系統(tǒng)：軟件開發(fā)平臺(tái)和硬件編程設(shè)備，而軟件平臺(tái)是不可缺少的。 二、通用陣列邏輯二、通用陣列邏輯 GAL器件器件 采用 E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦寫反復(fù)編程的特性。輸出緩沖器為反相器，所以 4個(gè)觸發(fā)器的 Q端的狀態(tài)與真值表中的狀態(tài)相反。要求判斷 4位二進(jìn)制數(shù) DCBA的大小屬于 0~ 61. 專用輸出基本門陣列結(jié)構(gòu)專用輸出基本門陣列結(jié)構(gòu)一個(gè)輸入一個(gè)輸入四個(gè)乘積項(xiàng)且通過四個(gè)
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