數(shù)字電子技術(shù)基礎(chǔ)第8章可編程邏輯器件(編輯修改稿)
2025-01-19 01:08 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 平均壽命 , 減少相互間的連線，提高抗干擾能力，從而增加了系統(tǒng)的可靠性。PLD的邏輯符號(hào)表示方法AAAA B C DF1固定連接 編程連接 F1=A?B?CA B C DF2F2=B+C+DPLD具有較大的與或陣列，邏輯圖的具有較大的與或陣列，邏輯圖的畫(huà)法與傳統(tǒng)的畫(huà)法有所不同畫(huà)法與傳統(tǒng)的畫(huà)法有所不同下圖給出最簡(jiǎn)單的 PROM電路圖，右圖是左圖的簡(jiǎn)化形式。實(shí)現(xiàn)的函數(shù)為：固定連接點(diǎn)固定連接點(diǎn)（與）（與）編程連接點(diǎn)編程連接點(diǎn)（或）（或） 可編程邏輯器件 PLD概述 可編程只讀存儲(chǔ) PROM和 可編程邏輯陣列 PLA 可編程邏輯器件 PAL和 通用邏輯陣列 GAL第八章第八章 可編程邏輯器件可編程邏輯器件一、可編程只讀存儲(chǔ)器一、可編程只讀存儲(chǔ)器 PROM PROM (Programmable ReadOnly Memory)的結(jié)構(gòu)是 與陣列固定、或陣列可編程 的 PLD器件，對(duì)于有大量輸入信號(hào)的 PROM，比較適合作為存儲(chǔ)器來(lái) 存放數(shù)據(jù) ，它在計(jì)算機(jī)系統(tǒng)和數(shù)據(jù)自動(dòng)控制等方面起著重要的作用。對(duì)于較少的輸入信號(hào)組成的與陣列固定、或陣列可編程的器件中，也可以很方便地 實(shí)現(xiàn)任意組合邏輯函數(shù) 。例 1： 下圖是一個(gè) 8（字線） 4 （數(shù)據(jù)）的存儲(chǔ)器數(shù)據(jù)陣列圖。數(shù)據(jù)輸出端數(shù)據(jù)輸出端字線字線 如當(dāng)?shù)刂反a A2A1A0＝ 000時(shí)，通過(guò)地址譯碼器，使字線P0＝ 1，將字線 P0上的存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù) 0000輸出，即 D0～ D3＝ 0000。例：用 PROM實(shí)現(xiàn)以下邏輯函數(shù)：解：1≥1 Y0Y1Y2ABC11 ≥1≥1ABCABCABCABC 對(duì)于大多數(shù)邏輯函數(shù)而言，并不需要使用全部最小項(xiàng)，造成浪費(fèi) 例： 試用適當(dāng)容量的 PROM實(shí)現(xiàn)兩個(gè)兩位二進(jìn)制數(shù)比較 的比較器。（ 1）兩個(gè)兩位二進(jìn)制數(shù)分別為 A1A0和 B1B0，當(dāng) A1A0大于B1B0時(shí)， F1＝ 1， A1A0等于 B1B0時(shí)， F2＝ 1， A1A0小于 B1B0時(shí)， F3＝ 1，下表給出了兩位二進(jìn)制和比較結(jié)果的輸入輸出對(duì)照表，由此可寫(xiě)出輸出邏輯函數(shù)的最小項(xiàng)表達(dá)式為： F1＝ ?m（ 4,8,9,12,13,14）F2＝ ?m（ 0,5,10,15）F3＝ ?m（ 1,2,3,6,7,11）（ 2）把 A1A0和 B1B0作為PROM的輸入信號(hào)， FF2和 F3為或陣列的輸出，下圖是用 PROM實(shí)現(xiàn)比較器的陣列圖。（ 3）選用 PROM的容量為163 位即可滿足要求。 F1＝ ?m（ 4,8,9,12,13,14）F2＝ ?m（ 0,5,10,15）F3＝ ?m（ 1,2,3,6,7,11）例：試用 PROM實(shí)現(xiàn) 4位二進(jìn)制碼到 Gray碼的轉(zhuǎn)換。轉(zhuǎn)換真值表與陣列或陣列A2 A1 A0A3D2 D1 D0D3 以以 PROM實(shí)現(xiàn)簡(jiǎn)單的組合邏輯電路函數(shù)是很方便的實(shí)現(xiàn)簡(jiǎn)單的組合邏輯電路函數(shù)是很方便的 一般的 PROM輸入的地址線都較多，容量也較大，又由于 PROM的與陣列固定，必須進(jìn)行全譯碼，要產(chǎn)生全部的最小項(xiàng)。 實(shí)際上，大多數(shù)組合邏輯函數(shù)的最小項(xiàng)不超過(guò) 40個(gè)，則使得 PROM芯片的面積利用率不高，功耗增加。為解決這一問(wèn)題，考慮與陣列也設(shè)計(jì)成可編程形式來(lái)實(shí)現(xiàn)組合邏輯，這就是 可編程邏輯陣列可編程邏輯陣列 PLA。二、可編程邏輯陣列二、可編程邏輯陣列 PLA可編程邏輯陣列 PLA和 PROM相比之下，有如下特點(diǎn)：（二） PROM與陣列是全譯碼的形式，而 PLA是根據(jù)需要產(chǎn)生乘積項(xiàng)，從而減小了陣列的規(guī)模。（三） PROM實(shí)現(xiàn)的邏輯函數(shù)采用最小項(xiàng)表達(dá)式來(lái)描述；而用 PLA實(shí)現(xiàn)邏輯函數(shù)時(shí)，運(yùn)用簡(jiǎn)化后的 最簡(jiǎn)與或式 ，即由與陣列構(gòu)成乘積項(xiàng)，根據(jù)邏輯函數(shù)由或陣列實(shí)現(xiàn)相應(yīng)乘積項(xiàng)的或運(yùn)算。（四）在 PLA中，對(duì)多輸入、多輸出的邏輯函數(shù)可以利用 公共的與項(xiàng) ，因而，提高了陣列的利用率。（一） PROM是與陣列固定、或陣列可編程，而 PLA是與和或陣列全可編程。PLA與 PROM的比較例：用 PLA實(shí)現(xiàn)邏輯函數(shù)1≥1 Y0Y1Y2ABC11 ≥1≥1ABCABCABCABCABC例 : 試用 PLA實(shí)現(xiàn)四位自然二進(jìn)制碼轉(zhuǎn)換成四位格雷碼。（ 1）設(shè)四位自然二進(jìn)制碼為 B3B2B1B0，四位格雷碼為 G3G2G1G0，其對(duì)應(yīng)的真值表如下表所示。根據(jù)表列出邏輯函數(shù)并簡(jiǎn)化，得最簡(jiǎn)輸出表達(dá)式如下：（ 2）轉(zhuǎn)換器有四個(gè)輸入信號(hào)，化簡(jiǎn)后需用到 7個(gè)不同的乘積項(xiàng)，組成 4 個(gè)輸出函數(shù)，故選用四
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