可編程邏輯器件原理(編輯修改稿)
2025-05-28 22:51 本頁面
【文章內(nèi)容簡(jiǎn)介】 n+ 1“與”陣列( 可編程 )CnnnnnnnnnnnnnnnnnnnnnCBCABACCBACBACBACBAS???????? 1AnBnCn AnBnCn AnBnCn AnBnCn AnBn AnCn BnCn 用 PAL實(shí)現(xiàn)全加器 GAL結(jié)構(gòu) ? GAL器件與PAL器件的區(qū)別在于用可編程的輸出邏輯宏單元（ OLMC）代替固定的或陣列?？梢詫?shí)現(xiàn)時(shí)序電路。 邏輯宏單元 OLMC GAL器件的 OLMC Output Logic Macro Cell ? 每個(gè) OLMC包含或陣列中的一個(gè)或門 ? 組成： ? 異或門：控制輸出信號(hào)的極性 ? D觸發(fā)器：適合設(shè)計(jì)時(shí)序電路 ? 4個(gè)多路選擇器 輸出使能選擇 反饋信號(hào)選擇 或門控制選擇 輸出選擇 CPLD內(nèi)部結(jié)構(gòu)（ Altera的 MAX7000S系列） 邏輯陣列模塊 I/O單元 連線資源 邏輯陣列模塊中包含多個(gè)宏單元 宏單元內(nèi)部結(jié)構(gòu) 乘積項(xiàng)邏輯陣列 乘積項(xiàng)選擇矩陣 可編程 觸發(fā)器 可編程的 I/O單元 ? 能兼容 TTL和 CMOS多種接口和電壓標(biāo)準(zhǔn) ? 可配置為輸入、輸出、雙向、集電極開路和三態(tài)等形式 ? 能提供適當(dāng)?shù)尿?qū)動(dòng)電流 ? 降低功耗，防止過沖和減少電源噪聲 ? 支持多種接口電壓（降低功耗） ? ～ ,5V ? , ? ,internal ,I/ ? ,internal ,I/ and 可編程連線陣列 ? 在各個(gè)邏輯宏單元之間以及邏輯宏單元與 I/O單元之間提供信號(hào)連接的網(wǎng)絡(luò) ? CPLD中一般采用固定長度的線段來進(jìn)行連接，因此信號(hào)傳輸?shù)难訒r(shí)是固定的，使得時(shí)間性能容易預(yù)測(cè)。 FPGA結(jié)構(gòu)原理圖 ? 內(nèi)部結(jié)構(gòu)稱為LCA（ Logic Cell Array）由三個(gè)部分組成： ? 可編程邏輯塊（ CLB） ? 可編程輸入輸出模塊（ IOB） ? 可編程內(nèi)部連線（ PIC） IOB CLB包含多個(gè)邏輯單元 PIC LE內(nèi)部結(jié)構(gòu) 查找表的基本原理 N個(gè)輸入的邏輯函數(shù)需要 2的 N次方的容量的 SRAM來實(shí)現(xiàn)，一般多個(gè)輸入的查找表采用多個(gè)邏輯塊級(jí)連 的方式 實(shí) 際 邏 輯 電 路 L U T 的 實(shí) 現(xiàn) 方 式a ， b ， c ， d 輸 入邏 輯 輸 出 地 址R A M 中存 儲(chǔ) 的 內(nèi) 容0 0 0 0 0 0 0 0 0 00 0 0 1 0 0 0 0 1 0?0?01 1 1 1 1 1 1 1 1 1abcdo u tabcdo u t1 6 X 1 R A M( L U T )查找表的基本原理 N個(gè)輸入的邏輯函數(shù)需要 2的 N次方的容量的 SRAM來實(shí)現(xiàn)，一般多于輸入的查找表采用多個(gè)邏輯塊級(jí)連 的方式 D [ 3 0 ]查 找 表 與 門查 找 表 與 門查 找 表
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