【文章內(nèi)容簡(jiǎn)介】 /O引腳單獨(dú)地配置成輸入/輸出或雙向工作方式。每個(gè)I/O引腳都有一個(gè)三態(tài)緩沖器，它能由全局輸出使能信號(hào)中的一個(gè)控制，或者把使能端直接連接到地或電源上。 常用的CPLD器件1. Altera公司的CPLD器件Altera公司是全球最大的可編程邏輯器件供應(yīng)商之一。其主要CPLD產(chǎn)品為：MAX3000A/MAX7000/MAX 174。 II這三個(gè)系列。（1）MAX3000A系列、4層金屬Flash工藝的MAX3000A系列CPLD，密度從32512個(gè)宏單元，同時(shí)提供商用和工業(yè)級(jí)產(chǎn)品，非常適用于成本控制嚴(yán)格的應(yīng)用。該系列器件還具有的優(yōu)點(diǎn)有：遵循IEEE Std. Joint Test Action Group (JTAG)、標(biāo)準(zhǔn)ISP特性、I/O接口支持5V、。該系列產(chǎn)品為：EPM3032A、 EPM3064A、 EPM3128A、 EPM3256A 和EPM3512A。MAX3000A系列部分芯片的性能如表24所示。 表24 MAX3000A系列部分芯片性能MAX3000A可用門宏單元邏輯陣列塊管腳到管腳延時(shí)最高頻率用戶I/O封裝EPM3032A60032232PLCC44/TQFP44EPM3064A1,2506443466PLCC44/TQFP44TQFP100（2）MAX7000系列基于高性能低功耗CMOS EEPROM技術(shù)的MAX7000系列提供了高性能的邏輯解決方案，密度從60010000個(gè)可用門不等（32512個(gè)宏單元），同時(shí)MAX7000系列的同一密度產(chǎn)品還提供多種封裝形式，對(duì)于各種應(yīng)用具有相當(dāng)靈活的適應(yīng)性。該系列器件還具有的優(yōu)點(diǎn)有：遵循IEEE Std. Joint Test Action Group (JTAG)、標(biāo)準(zhǔn)ISP特性、I/O接口支持5V、PCI兼容等。該系列產(chǎn)品為：EPM706EPM703EPM709EPM725EPM719EEPM7160E、EPM7128E、EPM7160S、EPM7128S、EPM7064S、EPM7032S、EPM7192S、EPM7256S。MAX7000系列部分芯片的性能如表25所示。 表25 MAX7000系列部分芯片性能MAX70000可用門宏單元邏輯陣列塊管腳到管腳延時(shí)最高頻率(MHz)用戶I/O封裝EPM7032600322636PLCC44/TQFP44/PQFP44EPM70641,2506446365268PLCC44/TQFP44PLCC68PLCC84/TQFP100（3）MAX II系列在近15年CPLD發(fā)展和創(chuàng)新的基礎(chǔ)上，Altera公司推出了低成本的CPLD—— MAX Ⅱ器件，這些器件采用新的LUT體系，使其裸片尺寸僅為同樣工藝器件的1/4。新的系列器件容量翻了兩番，內(nèi)部集成一片8Kbits串行EEPROM，增加很多功能。，MAXII 。因而MAX Ⅱ器件和上一代MAX器件相比，成本降低了一半，功耗只有原來的1/10，同時(shí)保持了MAX系列原有的瞬態(tài)啟動(dòng)、單芯片、非易失性和易用性。該系列產(chǎn)品為：EPM240/G、EPM570/G 、EPM1270/G、EPM240/G等。MAX II系列芯片性能如表26所示。該系列器件性價(jià)比不錯(cuò)，是未來幾年主流器件，推薦使用，不過MAXII容量較大，對(duì)于只需要幾十個(gè)邏輯單元的簡(jiǎn)單邏輯應(yīng)用，建議使用小容量的EPM3000A系列芯片。表26 MAX II系列芯片性能FeatureEPM240/GEPM570/GEPM1270/GEPM2210/G邏輯單元 (LE)2405701,2702,210等效宏單元（Macrocell）1924409801,700最大用戶IO80160212272內(nèi)置Flash大小(bit)8K8K8K8K管腳到管腳延時(shí)(ns)2. Xilinx公司的CPLD器件Xilinx公司是FPGA的發(fā)明者，老牌FPGA公司，是最大可編程邏輯器件供應(yīng)商之一。CPLD產(chǎn)品種類較全，主要有XC9500和Coolrunner 這兩個(gè)系列。（1）XC9500系列XC9500低成本CPLD系列采用Flash工藝，提供了當(dāng)今前沿系統(tǒng)設(shè)計(jì)所需要的高性能、豐富的性能組合以及靈活性。另外，出色的管腳鎖定功能使設(shè)計(jì)者能夠修改其CPLD設(shè)計(jì)，而不會(huì)影響電路板布局。與競(jìng)爭(zhēng)CPLD產(chǎn)品相比，XC9500系列在每個(gè)密度點(diǎn)都提供了多12%以上的邏輯資源，而且不需要額外的成本。 該系列有三種型號(hào)的產(chǎn)品即：XC9500、XC9500XL、XC9500XV。另外5V產(chǎn)品已經(jīng)不推薦使用，而XC9500XL系列目前仍然是Xilinx主要的CPLD產(chǎn)品。XC9500 系列的常見型號(hào)有XC9536，XC9572，XC95144等， 其主要性能如表27所示。XC9500XL系列的常見型號(hào)有XC9536XL，XC9572XL，XC95144 XL等，其主要性能表如表28所示。XC9500XV系列的常見型號(hào)有XC9536XV，XC9572XV，XC95144 XV等，其主要性能表如表29所示。表27 XC9500系列芯片性能特性/產(chǎn)品XC9536XC9572XC95108XC95144XC95216 XC95288Macrocell 36 72 108 144 216288 可用門電路800 1,600 2,400 3,200 4,8006,400 Tpd(ns) ?SYS (MHz)100表28 XC9500XL系列芯片性能特性/產(chǎn)品XC9536XLXC9572XLXC95144XLXC95288XL宏單元 36 72 144 288 可用門電路800 1,600 3,200 6,400 Tpd(ns) ?SYS (MHz)178178178208表29 XC9500XV系列芯片性能特性/產(chǎn)品XC9536XVXC9572XVXC95144XVXC95288XV宏單元 36 72 144 288 可用門電路800 1,600 3,200 6,400 Tpd(ns)5 5 5 6 ?SYS (MHz)222222222208（2）Cool RunnerII系列Xilinx的Cool Runner系列CPLD是業(yè)界具有最低功耗、最高性能的器件。這些CPLD提供了諸如I/O組、高級(jí)時(shí)鐘控制和出色的設(shè)計(jì)安全性等先進(jìn)功能來支持系統(tǒng)級(jí)設(shè)計(jì)。該系列采用 ， 靜態(tài)功耗很低，性能指標(biāo)優(yōu)于XC9500，主要用于用于電池供電系統(tǒng)，國(guó)內(nèi)使用者還不是非常廣泛。CoolRunnerII系列的常見型號(hào)有XC2C32A、XC2C64A、XC2C128等， 其主要性能如表210所示。210 CoolRunnerII系列芯片性能特性/產(chǎn)品XC2C32AXC2C64AXC2C128XC2C256XC2C384XC2C512宏單元3264128256384512Tpd(ns)?SYS (MHz)323263270256217179I/O組222244 FPGAFPGA即現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array)，是大規(guī)模可編程邏輯器件除CPLD外的另一類PLD器件。前面提到的CPLD和簡(jiǎn)單PLD都是基于乘積項(xiàng)的可編程結(jié)構(gòu)，即可編程的與陣列和固定的或項(xiàng)組成，而FPGA使用可編程的查找表（Look Up Table, LUT）結(jié)構(gòu)，用靜態(tài)隨機(jī)存儲(chǔ)器SRAM構(gòu)成邏輯函數(shù)發(fā)生器，它的集成度高于CPLD。 查找表查找表LUT是現(xiàn)場(chǎng)可編程門陣列的最小邏輯構(gòu)成單元，其本質(zhì)上就是一個(gè)基于SRAM的邏輯函數(shù)發(fā)生器。目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16x1的RAM。 當(dāng)用戶通過原理圖或HDL語言描述了一個(gè)邏輯電路以后，PLD/FPGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM,這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。下面是一個(gè)4輸入與門的例子，四輸入與門實(shí)際邏輯電路實(shí)現(xiàn)與用LUT的實(shí)現(xiàn)對(duì)照表如表211所示，其內(nèi)部結(jié)構(gòu)如圖218所示。由218的內(nèi)部結(jié)構(gòu)可知，4輸入查找表LUT由15個(gè)2選一數(shù)據(jù)選擇器和個(gè)161的SRAM存儲(chǔ)器構(gòu)成， A、B、C、D邏輯變量作為數(shù)據(jù)選擇器的控制信號(hào)，最后一個(gè)數(shù)據(jù)選擇器的輸出就是邏輯函數(shù)的輸出。我們知道，任何4邏輯函數(shù)都可以表示為唯一的一個(gè)16行邏輯真值表。LUT就是利用數(shù)據(jù)選擇器為輸入變量A、B、C、D和它對(duì)應(yīng)的函數(shù)值之間建立一條通道，161的SRAM存儲(chǔ)器中的每一位恰恰存儲(chǔ)的就是對(duì)應(yīng)邏輯函數(shù)的輸出值。由LUT構(gòu)成邏輯函數(shù)時(shí)，只需將真值表中邏輯函數(shù)的輸出值存儲(chǔ)到SRAM存儲(chǔ)器的對(duì)應(yīng)位即可，當(dāng)然，將哪一位輸出是由邏輯變量A、B、C、D決定的。表211 四輸入與門實(shí)際邏輯電路實(shí)現(xiàn)與用LUT的實(shí)現(xiàn)對(duì)照表實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式a,b,c,d 輸入邏輯輸出地址RAM中存儲(chǔ)的內(nèi)容00000000000001000010....0...01111111111圖218 FPGA的四輸入LUT的內(nèi)部結(jié)構(gòu)顯然，一個(gè)N