可編程邏輯器件設(shè)計(jì)方法(編輯修改稿)
2025-02-03 04:27 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 邏輯。 與 CPLD基本邏輯單元相關(guān)的另外一個(gè)重要概念是乘積 \ 項(xiàng)。 所謂乘積項(xiàng)就是宏單元中 與陣列 的輸出，其數(shù)量標(biāo)志 了 CPLD容量。 乘積項(xiàng)陣列實(shí)際上就是一個(gè)“與或”陣列，每一個(gè)交叉 點(diǎn)都是一個(gè)可編程熔絲，如果導(dǎo)通就是實(shí)現(xiàn)“與”邏輯， 在“與”陣列后一般還有一個(gè)“或”陣列，用以完成最小邏輯 表達(dá)式中的“或”關(guān)系。 、布線矩陣 CPLD中的布線資源比 FPGA的要簡(jiǎn)單的多，布 線資源也相對(duì)有限，一般采用集中式布線池結(jié)構(gòu)。 所謂布線池其本質(zhì)就是一個(gè) 開(kāi)關(guān)矩陣 ，通過(guò)打 結(jié)點(diǎn)可以完成不同宏單元的輸入與輸出項(xiàng)之間的連 接。 由于 CPLD器件內(nèi)部互連資源比較缺乏，所以 在某些情況下器件布線時(shí)會(huì)遇到一定的困難。 由于 CPLD的布線池結(jié)構(gòu)固定，所以 CPLD的輸入管腳到 輸出管腳的標(biāo)準(zhǔn)延時(shí)固定，被稱為 Pin to Pin延時(shí)，用 Tpd 表示， Tpd延時(shí)反映了 CPLD器件可以實(shí)現(xiàn)的最高頻率，也 就清晰地表明了 CPLD器件的速度等級(jí)。 如 JTAG編程模塊，一些全局時(shí)鐘、全局使能、全局復(fù) 位 /置位單元等。 FPGA芯片的內(nèi)部結(jié)構(gòu) 目前主流的 FPGA仍是基于 查找表技術(shù) 的，已經(jīng)遠(yuǎn)遠(yuǎn) 超出了先前版本的基本性能，并且整合了常用功能（如 RAM、時(shí)鐘管理和 DSP）的硬核（ ASIC型）模塊。 如圖 1所示（注：圖 1只是一個(gè)示意圖，實(shí)際上每一 個(gè)系列的 FPGA都有其相應(yīng)的內(nèi)部結(jié)構(gòu)）． FPGA芯片主要由 6部分完成，分別為：可編程輸入 輸出單元、基本可編程邏輯單元、完整的時(shí)鐘管理、嵌 入塊式 RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和 內(nèi)嵌專用硬件模塊。 Xilinx的 VirtexII內(nèi)部結(jié)構(gòu) 可編程輸入輸出單元（ IOB） 可編程輸入 /輸出單元簡(jiǎn)稱 I/O單元，是芯片與外界電 路的接口部分，完成不同電氣特性下對(duì)輸入 /輸出信號(hào)的 驅(qū)動(dòng)與匹配要求。 FPGA內(nèi)的 I/O按組分類，每組都能夠獨(dú)立地支持不同 的 I/O標(biāo)準(zhǔn)。通過(guò)軟件的靈活配置，可適配不同的電氣標(biāo) 準(zhǔn)與 I/O物理特性，可以調(diào)整驅(qū)動(dòng)電流的大小，可以改變 上、下拉電阻。目前， I/O口的頻率也越來(lái)越高，一些高 端的 FPGA通過(guò) DDR寄存器技術(shù)可以支持高達(dá) 2Gbps的數(shù) 據(jù)速率。 典型的 IOB內(nèi)部結(jié)構(gòu)示意圖 可編程輸入輸出單元（ IOB） 外部輸入信號(hào)可以通過(guò) IOB模塊的 存儲(chǔ)單元輸入 到 FPGA的內(nèi)部，也可以 直接輸入 FPGA 內(nèi)部。當(dāng)外部輸入 信號(hào)經(jīng)過(guò) IOB模塊的存儲(chǔ)單元輸入到 FPGA內(nèi)部時(shí)，其保 持時(shí)間（ Hold Time）的要求可以降低，通常默認(rèn)為 0。 為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)， FPGA的 IOB被 劃分為若干個(gè)組（ bank），每個(gè) bank的接口標(biāo)準(zhǔn)由其接口 電壓 VCCO決定，一 個(gè) bank只能有一種 VCCO，但不同 bank的 VCCO可以不同。只有相同電氣標(biāo)準(zhǔn)的端口才能連 接在一起， VCCO電壓相同是接口標(biāo)準(zhǔn)的基本條件。 可配置邏輯塊（ CLB） CLB是 FPGA內(nèi)的基本邏輯單元。 CLB的實(shí)際數(shù)量 和特性會(huì)依器件的不同而不同。 每個(gè) CLB都包含一個(gè)可配置開(kāi)關(guān)矩陣，此矩陣由 4或 6 個(gè)輸入、一些選型電路（多路復(fù)用器等）和觸發(fā)器組成。 開(kāi)關(guān)矩陣高度靈活 可以配置 。 在 Xilinx公司的 FPGA器件中， CLB由多個(gè)（一般 為 4個(gè)或 2個(gè)）相同的 Slice和附加邏輯構(gòu)成，如下頁(yè)圖所示。 每個(gè) CLB模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時(shí)序邏輯， 還可以配置為分布式 RAM和分布式 ROM。 可配置邏輯塊（ CLB） ? 典型的 CLB結(jié)構(gòu)示意圖 可配置邏輯塊（ CLB） Slice是 Xilinx公司定義的基本邏輯單位，其內(nèi)部結(jié)構(gòu)如 下頁(yè)圖所示，一個(gè) Slice由兩個(gè) 4輸入的函數(shù)、進(jìn)位邏輯、算 術(shù)邏輯、存儲(chǔ)邏輯和函數(shù)復(fù)用器組成。 算術(shù)邏輯包括一個(gè)異或門（ XORG）和一個(gè)專用與門（ MULTAND），一個(gè)異或門可以使
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