【文章內(nèi)容簡介】 上面介紹的幾種設(shè)計(jì)輸入方法各有優(yōu)缺點(diǎn)， 適用于不同的場合， 設(shè)計(jì)人員可根據(jù)需要靈活使用， 使設(shè)計(jì)達(dá)到最佳效果。 另外， 有些命令除了菜單項(xiàng)外還有快捷鍵方式， 使用快捷鍵可提高速度， 在實(shí)際操作中可慢慢熟練掌握。 第 3章 Altera可編程邏輯器件開發(fā)軟件 編輯用戶庫 MAX+PLUSⅡ 允許設(shè)計(jì)人員對用戶庫進(jìn)行編輯。方法： 在 Options菜單中選擇 User Libraries...， 這時就會出現(xiàn)用戶庫編輯框。 ■ 想要加入一個新的用戶庫， 可以在 Directory name輸入框中直接鍵入用戶庫所在的路徑和名稱， 然后點(diǎn)擊 Add按鈕， 或者通過 Directories和 Drives對話框確定所要加入的用戶庫。 ■ 如果想要改變用戶庫在列表中的先后次序， 可以通過點(diǎn)擊 Up或 Down按鈕來完成。 ■ Delete按鈕用于刪除已選中的庫。 點(diǎn)擊 OK按鈕即完成用戶庫的編輯。 第 3章 Altera可編程邏輯器件開發(fā)軟件 設(shè)計(jì)項(xiàng)目的編譯 使用 MAX+PLUSⅡ 編譯器編譯設(shè)計(jì)項(xiàng)目時， 編譯器將進(jìn)行錯誤檢查、 網(wǎng)表提取、 邏輯綜合、 器件適配， 并產(chǎn)生仿真文件、 定時分析文件和編程配置文件。 MAX+PLUSⅡ 編譯器既能接受多種輸入文件格式， 又可輸出多種文件格式。 它能接受的輸入設(shè)計(jì)文件包括 MAX+PLUSⅡ 自己的圖形文件（ .gdf）、 AHDL文件（ .tdf）、 VHDL文件（ .vhd）。第 3章 Altera可編程邏輯器件開發(fā)軟件 第三方 EDA工具輸入文件包括 EDIF文件（ .edf）、 庫映射文件（ .lmf）、 OrCAD文件（ .sch） 及 Xilinx文件（ .xnf）， 賦值和配置文件（ .acf）。 MAX+PLUSⅡ 編譯器的輸出文件包括設(shè)計(jì)校驗(yàn)文件、 MAX+PLUSⅡ 的模擬器網(wǎng)表文件（ .snf）、 第三方EDA工具所使用的網(wǎng)表文件（ .vo） 和標(biāo)準(zhǔn)格式的 SDF文件（ .sdo）， 另外產(chǎn)生的編程配置文件， 包括用于編程器的目標(biāo)文件（ .pof）、 用于在線配置的 SRAM目標(biāo)文件（ .sof） 和 JEDEC文件（ .jed）。 下面是使用MAX+PLUSⅡ 編譯器編譯的過程。 第 3章 Altera可編程邏輯器件開發(fā)軟件 編譯前準(zhǔn)備1. 打開編譯器窗口 (1） 在 MAX+PLUSⅡ 菜單內(nèi)選擇 Compiler 項(xiàng)或工具 12, 則出現(xiàn)編譯器窗口， 如圖 。 (2） 選擇 Start按鈕即可開始編譯， MAX+PLUSⅡ 編譯器將檢查項(xiàng)目是否有錯， 并對項(xiàng)目進(jìn)行邏輯綜合， 然后配置到一個 Altera 器件中， 同時將產(chǎn)生報告文件、 編程文件和用于時間仿真用的輸出文件。 (3） 但是在開始編譯前， 還必須設(shè)定一些其它的選項(xiàng) 第 3章 Altera可編程邏輯器件開發(fā)軟件 圖 編譯窗口第 3章 Altera可編程邏輯器件開發(fā)軟件 2. 選擇一個器件 首先， 設(shè)計(jì)人員需要為項(xiàng)目指定一個器件系列， 然后設(shè)計(jì)人員可以自己選擇某個具體的器件， 也可以讓編譯器在該器件系列內(nèi)自動選擇最適合設(shè)計(jì)人員項(xiàng)目的器件。 確定器件系列的步驟如下： (1) 在 Assign菜單內(nèi)選擇 Device項(xiàng)， 將出現(xiàn) Device對話框， 如圖 所示。 (2) 在 Device Family框中選擇一個器件系列。 (3) 在 Devices框中選擇某一器件或選擇 AUTO， 讓MAX+PLUS Ⅱ 為你選擇一個器件。 (4) 點(diǎn)擊 OK按鈕。 第 3章 Altera可編程邏輯器件開發(fā)軟件 圖 選擇器件 第 3章 Altera可編程邏輯器件開發(fā)軟件 3. 打開設(shè)計(jì)規(guī)則檢查工具 編譯時， 可選的設(shè)計(jì)規(guī)則檢查（ Design Doctor） 工具將檢查項(xiàng)目中所有設(shè)計(jì)文件， 以發(fā)現(xiàn)在器件編程時可能存在的可靠性不好的邏輯。 打開Design Doctor并為其指定一系列設(shè)計(jì)規(guī)則的步驟如下： (1） 從 Processing菜單中選擇 Design Doctor項(xiàng)， 在菜單中該選項(xiàng)的邊上就出現(xiàn)一個確認(rèn)標(biāo)記， 并且 Design Doctor的圖標(biāo)將顯示在 Complier窗口的 Logic Synthesizer模塊下方。 第 3章 Altera可編程邏輯器件開發(fā)軟件 (2） 從 Processing菜單中選擇 Design Doctor Setting項(xiàng) , 如圖 。 (3） 對于 MAX7000系列， 選擇 EPLD Rules（ EPLD規(guī)則）， 然后點(diǎn)擊 OK按鈕。 (4） 若不再需要設(shè)計(jì)規(guī)則檢查， 就再次從 Processing菜單中選擇 Design Doctor項(xiàng)， 即關(guān)閉設(shè)計(jì)規(guī)則檢查工具。 第 3章 Altera可編程邏輯器件開發(fā)軟件 圖 設(shè)計(jì)規(guī)則檢查設(shè)置 第 3章 Altera可編程邏輯器件開發(fā)軟件 4. 打開保密位 MAX+PLUSⅡ 允許設(shè)計(jì)人員為項(xiàng)目中的所有器件指定默認(rèn)的保密位設(shè)置， 保密位能防止一個器件被探測（ being interrogated） 或被無意地重新編程。 (1） 在 Assign菜單中選擇 Global Project Device Options菜單， 出現(xiàn)如圖 。 (2） 如有必要， 選中 Security Bit（ 保密位）， 然后點(diǎn)擊 OK按鈕。 第 3章 Altera可編程邏輯器件開發(fā)軟件 圖 保密位設(shè)置 第 3章 Altera可編程邏輯器件開發(fā)軟件 5. 管腳分配（適用于：設(shè)計(jì)人員自己選擇的芯片） Altera 推薦讓編譯器自動為設(shè)計(jì)人員的項(xiàng)目進(jìn)行管腳分配， 但如果設(shè)計(jì)人員需要自己分配管腳時， 請按以下步驟進(jìn)行： (1） 首先確定設(shè)計(jì)人員已經(jīng)選擇了一種器件。 (2） 在 Assign Menu菜單中選擇 Pin/Location/Chip項(xiàng)， 出現(xiàn)如圖 。 第 3章 Altera可編程邏輯器件開發(fā)軟件 圖 管腳分配 第 3章 Altera可編程邏輯器件開發(fā)軟件 (3） 在 Node Name 框內(nèi)輸入管腳的名字。 (4） 在 Chip Resource 對話框內(nèi)選擇管腳并輸入管腳的序列數(shù)。 (5） 點(diǎn)擊 Add按鈕。 (6） 設(shè)計(jì)人員分配的管腳將出現(xiàn)在左下方框內(nèi)。 (7） 點(diǎn)擊 OK按鈕。 第 3章 Altera可編程邏輯器件開發(fā)軟件 6. 選擇一種全局邏輯綜合方式 默認(rèn)的邏輯綜合方式是常規(guī)（ NORMAL）， 該方式的邏輯綜合優(yōu)化目標(biāo)是讓整個設(shè)計(jì)占用最少的邏輯單元。 選擇全局邏輯綜合方式的步驟如下： (1） 在 Assign Menu 菜單內(nèi)選擇 Global Project Logic Synthesis項(xiàng)， 將出現(xiàn)如圖 的 Global Project Logic Synthesis 對話框。 第 3章 Altera可編程邏輯器件開發(fā)軟件 圖 選擇全局邏輯綜合方式 第 3章 Altera可編程邏輯器件開發(fā)軟件 (2） 在 Global Project Synthesis Style 下拉列表中選擇設(shè)計(jì)人員需要的方式。 缺?。?Default）的邏輯綜合方式是 NORMAL。 綜合方式 FAST 可以改善項(xiàng)目性能， 但通常使設(shè)計(jì)人員的項(xiàng)目配置變得比較困難。 綜合方式 WYSIWYG（ 所見即所得）的邏輯綜合量最小。 (3） 可以在 0~10之間移動 Optimize（ 優(yōu)化）欄中的滑塊， 移到 0時， 最優(yōu)先考慮占用器件的面積 。 移到 10時， 系統(tǒng)的運(yùn)行速度得到最優(yōu)先考慮。 第 3章 Altera可編程邏輯器件開發(fā)軟件 (4） 對 MAX 器件進(jìn)行多級綜合。 對于 MAX （ 乘積項(xiàng)）器件， 設(shè)計(jì)人員可以選擇多級綜合， 充分利用所有可使用的邏輯選項(xiàng)。 這種邏輯綜合方式用于處理含有特別復(fù)雜的邏輯項(xiàng)目， 而且配置時不需要用戶干涉。 對于 FLEX 器件， 這個選項(xiàng)自動有效 , 如圖 。 第 3章 Altera可編程邏輯器件開發(fā)軟件 圖 多級綜合方式 第 3章 Altera可編程邏輯器件開發(fā)軟件 7. FLEX 器件的進(jìn)位 /級聯(lián)鏈 進(jìn)位鏈提供邏輯單元之間非?？斓南蚯斑M(jìn)位功能。 利用級聯(lián)鏈可以實(shí)現(xiàn)扇入很多的邏輯函數(shù)。 （ 注意： 如選擇 FAST 綜合方式， 則進(jìn)位 /級聯(lián)鏈選項(xiàng)自動有效。） 按如下步驟可人工選擇該選項(xiàng)是否有效： 第 3章 Altera可編程邏輯器件開發(fā)軟件 圖 FLEX器件的進(jìn)位 /級聯(lián)鏈 第 3章 Altera可編程邏輯器件開發(fā)軟件 (1） 在 Global Project Logic Synthesis 對話框內(nèi)選擇 Define Synthesis Style 項(xiàng)， 將出現(xiàn)如圖 Define Synthesis Style 窗口。 (2） 如需使用進(jìn)位鏈功能， 則從 Carry Chain下拉菜單中選擇 Auto。 (3） 如需使用級聯(lián)鏈功能， 則從 Cascade Chain下拉菜單中選擇 Auto。 第 3章 Altera可編程邏輯器件開發(fā)軟件 8. 設(shè)置定時要求 設(shè)計(jì)人員可以對整個項(xiàng)目設(shè)定全局定時要求， 如傳播延時、 時鐘到輸出的延時、 建立時間和時鐘頻率。 （注意：對于 FLEX10K、 FLEX8000和 FLEX6000系列器件， 定時要求的設(shè)置將會影響項(xiàng)目的編譯。） 用戶可以按如下步驟設(shè)置定時要求： (1） 在 Assign Menu菜單內(nèi)選擇 Global Project Timing Requirements項(xiàng)， 將出現(xiàn)如圖 Global Project Timing Requirements 對話框。 (2） 在相應(yīng)的對話框內(nèi)輸入設(shè)計(jì)人員對項(xiàng)目的定時要求， 然后點(diǎn)擊 OK 按鈕。 第 3章 Altera可編程邏輯器件開發(fā)軟件 圖 設(shè)置定時要求 第 3章 Altera可編程邏輯器件開發(fā)軟件 9.打開功能仿真器與定時模擬器網(wǎng)表文件提取器MAX+PLUSⅡ 支持編譯器功能仿真（前仿真）和模擬仿真（后仿真）。 ■若要進(jìn)行功能仿真， 則須選擇 Processing菜單中的 FunctionalSNFExtractor命令， 打開功能仿真器網(wǎng)表文件提取器；■若要進(jìn)行定時模擬仿真， 則須選中 Processing菜單中的 TimingSNFExtractor命令，打開定時模擬器網(wǎng)表文件提取器 ,如圖 。 第 3章 Altera可編程邏輯器件開發(fā)軟件 圖 功能仿真器與定時模擬器網(wǎng)表文件提取器第 3章 Altera可編程邏輯器件開發(fā)軟件 （ 注意： MAX+PLUSⅡ 編譯器能創(chuàng)建一個仿真 /模擬器網(wǎng)表文件（ .snf）， 該文件包含了許多邏輯信息和時間信息， 并被用作 MAX+PLUSⅡ 的模擬器（Simulator） 和定時分析器（ Timing Analyzer） 的輸入。 定時模擬器網(wǎng)表文件是一個二進(jìn)制文件， 它包含了模擬、 延時預(yù)估和定時分析所需要的邏輯與定時信息。） 第 3章 Altera可編程邏輯器件開發(fā)軟件 10. 指定在報告文件中需要產(chǎn)生的部分 MAX+PLUSⅡ 編譯器適配（ Fitter） 模塊產(chǎn)生報告文件（ .rpt）， 它顯示出所編譯的項(xiàng)目使用器件資源情況。 用戶可以為編譯器指定報告文件中應(yīng)當(dāng)包含的信息 , 操作步驟如下： (1) 在 Processing菜單中選擇 Report File Settings項(xiàng)， 將出現(xiàn) Report File Settings對話框， 如圖 。 (