【文章內(nèi)容簡介】 TL視圖、仿真VerilogHDL代碼 module add_sub(ina,inb,sum1,sum2)。 input [3:0] ina。 input [3:0] inb。 output [4:0] sum1。 output [4:0] sum2。 reg [4:0] sum1。 reg [4:0] sum2。 always@(ina,inb) begin sum1=inainb。 sum2=ina+inb。 end endmoduleRTL視圖 仿真結(jié)果 裝 訂 線可編程邏輯器件設(shè)計實驗報告實驗名稱：第三部分：VerilogHDL中級實驗 實驗?zāi)康模杭由罾斫?，熟練操? 實驗時間： 2015年 地點： 803實驗室 學(xué)生姓名： 趙佳夢 學(xué)號： 2012117282 實驗名稱：設(shè)計一個4bit加減計數(shù)器 實驗步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真VerilogHDL代碼 module add_bcd (a,clk,en,load,reset,out,cout)。 input [3:0] a。 input clk,en,load,reset。 output [3:0] out。 output cout。 reg [3:0] out。 reg cout。 always@( posedge clk or negedge reset) begin if (!reset) out=439。b0000。 else if(!load) out=a。 else if(!en) out=out+1。 else out=out1。 end endmoduleRTL視圖 仿真結(jié)果 裝 訂 線可編程邏輯器件設(shè)計實驗報告實驗名稱：第三部分：VerilogHDL中級實驗 實驗?zāi)康模杭由罾斫?，熟練操? 實驗時間： 2015年 地點： 803實驗室 學(xué)生姓名： 趙佳夢 學(xué)號： 2012117282 實驗名稱：設(shè)計一個8分頻器 實驗步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真VerilogHDL代碼 module div2_4_8(clk,clk_2,clk_4,clk_8)。 input clk。 output clk_2,clk_4,clk_8。 reg clk_2,clk_4,clk_8。always@(posedge clk) begin clk_2=~clk_2。 end always@(posedge clk_2) begin clk_4=~clk_4。 end always@(posedge clk_4) begin clk_8=~clk_8。 endendmoduleRTL視圖 仿真結(jié)果 裝 訂 線可編程邏輯器件設(shè)計實驗報告實驗名稱：第三部分：VerilogHDL中級實驗 實驗?zāi)康模杭由罾斫?，熟練操? 實驗時間： 2015年 地點： 803實驗室 學(xué)生姓名： 趙佳夢 學(xué)號： 2012117282 實驗名稱：設(shè)計一個2N分頻器 實驗步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真VerilogHDL代碼 module div_14(clk,out)。 input clk。 output out。 reg out。 reg [2:0] temp。 always@(posedge clk) begin if(temp339。d6) temp=temp+139。b1。 else begin out=~out。 temp=0。 end end endmoduleRTL視圖 仿真結(jié)果 裝 訂 線可編程邏輯器件設(shè)計實驗報告實驗名稱：第三部分：VerilogHDL中級實驗 實驗?zāi)康模杭由罾斫?，熟練操? 實驗時間： 2015年 地點： 803實驗室 學(xué)生姓名： 趙佳夢 學(xué)號： 2012117282 實驗名稱：設(shè)計一個M+N分頻器 實驗步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真VerilogHDL代碼 module div5_7 (clk,out)。 input clk。 output out。 reg out。 reg [3:0] cout1。 reg [3:0] cout2。 always @(posedge clk) begin if (cout1439。d11) begin cout1=cout1+1。 if (cout1==439。b0100) out=~out。 end else begin cout1=0。 out=~out。 end end endmodule RTL視圖 仿真結(jié)果 裝 訂 線可編程邏輯器件設(shè)計實驗報告實驗名稱：第三部分：VerilogHDL中級實驗 實驗?zāi)康模杭由罾斫?，熟練操? 實驗時間： 2015年 地點： 803實驗室 學(xué)生姓名： 趙佳夢 學(xué)號： 2012117282 實驗名稱：設(shè)計一個17分頻器 實驗步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真VerilogHDL代碼 module div_17(clk,out)。 input clk。 output wire out。 reg out1,out2。 reg [4:0] temp1。 reg [4:0] temp2。 assign out=out1|out2。 always @(posedge clk ) begin if(temp1439。d9) temp1=temp1+1。 else begin temp1=0。 out1=~out1。 end end always @(negedge clk) begin if(temp2439。d9)