eda設(shè)計(jì)技術(shù)教學(xué)課件第2章可編程邏輯器件(編輯修改稿)
2025-01-18 02:32 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 子教案 多用途鎖相環(huán)邏輯 PLL結(jié)構(gòu) VerilogHDL與 CPLD|\FPGA設(shè)計(jì) 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 324頁(yè) ■ 電子教案 ?FPGA的高速差分接口支持 LVDS、 BLVDS、 RSDS、PPDS等多種高速 I/O標(biāo)準(zhǔn)，利用高速串行接口（ HSSI）的輸入?yún)⒖紩r(shí)鐘和差分端口，發(fā)送或接收數(shù)據(jù)。 ?LVDS I/O標(biāo)準(zhǔn)的最大差輸出電壓可達(dá) 600mV，根據(jù)不同的頻率范圍，輸入電壓范圍可低至， 。 VerilogHDL與 CPLD|\FPGA設(shè)計(jì) 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 325頁(yè) ■ 電子教案 FPGA的 LVDS接口電路結(jié)構(gòu) VerilogHDL與 CPLD|\FPGA設(shè)計(jì) 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 326頁(yè) ■ 電子教案 FPGA的 BLVDS接口電路結(jié)構(gòu) VerilogHDL與 CPLD|\FPGA設(shè)計(jì) 169。淮南師范學(xué)院電子工程學(xué)院 第 327頁(yè) ■ 電子教案 存儲(chǔ)器塊 ?FPGA以 9K位每塊或 144K位每塊構(gòu)成不同規(guī)模的嵌入式存儲(chǔ)器塊，便于用戶以尋址方式訪問(wèn)片上存儲(chǔ)器 ?可將存儲(chǔ)器配置為 RAM、 ROM、移位寄存器、FIFO等不同類型存儲(chǔ)器， ?可選擇單端方式存儲(chǔ)器、簡(jiǎn)單雙端方式存儲(chǔ)器、純雙端方式存儲(chǔ)器、移位寄存器、 ROM和 FIFO VerilogHDL與 CPLD|\FPGA設(shè)計(jì) 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 328頁(yè) ■ 電子教案 單端存儲(chǔ)器 ?單端存儲(chǔ)器不能同時(shí)對(duì)同一地址單元進(jìn)行讀寫操作。 ?在寫操作的同時(shí)，若讀使能信號(hào) rden有效，存儲(chǔ)器的輸出可能是新寫入的數(shù)據(jù)，也可能是過(guò)去寫入的數(shù)據(jù)被當(dāng)前尋址的結(jié)果； ?在寫操作的同時(shí)，若讀使能信號(hào) rden無(wú)效，則讀出的數(shù)據(jù)是前一次寫入的數(shù)據(jù)。 VerilogHDL與 CPLD|\FPGA設(shè)計(jì) 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 329頁(yè) ■ 電子教案 單端存儲(chǔ)器的框圖及其時(shí)序 VerilogHDL與 CPLD|\FPGA設(shè)計(jì) 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 330頁(yè) ■ 電子教案 簡(jiǎn)單雙端方式存儲(chǔ)器 ?簡(jiǎn)單雙端存儲(chǔ)器可以同時(shí)對(duì)不同地址單元進(jìn)行讀寫操作，對(duì)同一地址同時(shí)進(jìn)行讀寫操作，結(jié)果可能是未知數(shù)據(jù)或前一次寫入的數(shù)據(jù)。 ?若不考慮同時(shí)讀寫同一地址單元的結(jié)果，可通過(guò)與 QUATUS II同類的 Megawizard插件管理器將該情況下的輸出結(jié)果設(shè)定為“ Don’t Care”或“ Old Data” 。 VerilogHDL與 CPLD|\FPGA設(shè)計(jì) 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 331頁(yè) ■ 電子教案 純雙端方式存儲(chǔ)器 ?純雙端方式存儲(chǔ)器支持存儲(chǔ)器 A和 B兩端口在不同時(shí)鐘頻率下的任意地址的讀寫組合操作：兩端口同時(shí)讀、兩端口同時(shí)寫、一個(gè)端口讀另一端口寫。 ?不過(guò)，應(yīng)盡量避免在同一時(shí)間對(duì)兩端口的同一地址進(jìn)行寫操作，此時(shí)將發(fā)生寫操作沖突，導(dǎo)致寫入未知結(jié)果。 VerilogHDL與 CPLD|\FPGA設(shè)計(jì) 169。淮南師范學(xué)院電子工程學(xué)院 第 332頁(yè) ■ 電子教案 純雙端方式存儲(chǔ)器框圖及其時(shí)序 VerilogHDL與 CPLD|\FPGA設(shè)計(jì) 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 333頁(yè) ■ 電子教案 移位寄存器 ?一個(gè)規(guī)模為 w*m*n的移位寄存器是指輸入數(shù)據(jù)的數(shù)據(jù)寬度為 w、長(zhǎng)度為 m、抽頭數(shù)為 n，存儲(chǔ)空間必須小于或等于 M9K存儲(chǔ)塊或 M144K存儲(chǔ)塊的最大位數(shù)（ 9K位或144K位），而且 必須小于或等于存儲(chǔ)塊的最大數(shù)據(jù)寬度（ 36位）。 ?若一個(gè)存儲(chǔ)塊的容量不夠，可將 M9K或M144K存儲(chǔ)塊級(jí)聯(lián)使用。 VerilogHDL與 CPLD|\FPGA設(shè)計(jì) 169。淮南師范學(xué)院電子工程學(xué)院 第 334頁(yè) ■ 電子教案 FPGA的嵌入式移位寄存器 VerilogHDL與 CPLD|\FPGA設(shè)計(jì) 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第
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