可編程邏輯器件復習(編輯修改稿)
2025-05-26 05:05 本頁面
【文章內(nèi)容簡介】 應的目標文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標芯片 中，實現(xiàn)設計的數(shù)字系統(tǒng) . CPLD主要是由可編程邏輯 宏單元 (MC， Macro Cell)圍繞中心的可編程互連 矩陣 單元組成。其中 MC結構較復雜，并具有復雜的 I/O單元互連結構，可由用戶根據(jù)需要生成特定的電路結構，完成一定的功能。由于 CPLD內(nèi)部采用固定長度的金屬線進行各邏輯塊的互連，所以設計的邏輯電路具有時間可預測性，避免了分段式互連結構時序不完全預測的缺點。 第 2章 概述 1. CPLD結構 將以乘積項結構方式構成邏輯行為的器件稱為 CPLD，如 Lattice的ispLSI系列、 Xilinx的 XC9500系列、 Altera的 MAX7000S系列和Lattice(原 Vantis)的 Mach系列等。 在編程方式上 ,CPLD主要是基于 E2PROM或 FLASH存儲器編程 ,編程次數(shù)可達 1萬次 ,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。 CPLD又可分為在編程器上編程和在 系統(tǒng)編程 兩類。 第 2章 概述 2. FPGA結構 將以查表法結構方式構成邏輯行為的器件稱為 FPGA，如 Xilinx的SPARTAN系列、 Altera的 FLEX10K或 ACEX1K系列等。 FPGA大部分是基于 SRAM編程 ,編程信息在系統(tǒng)斷電時丟失 ,每次上電時 ,需從器件外部將編程數(shù)據(jù)重新寫入 SRAM中。其優(yōu)點是可以編程任意次 ,可在工作中快速編程 ,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。 查找表（ LookUpTable)簡稱為 LUT， LUT本質(zhì)上就是一個 RAM。 目前 FPGA中多使用 4輸入的 LUT，所以每一個 LUT可以看成一個有4位地址線的 16x1的 RAM。 當用戶通過原理圖或 HDL語言描述了一個邏輯電路以后， PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能的結果，并把結果事先寫入 RAM,這樣，每 輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內(nèi)容，然后輸出即可。 第 2章 概述 概念： VHDL:第 3章、第 5章、第 7章、第 9章和第 10章 VHDL:第 3章、第 5章、第 7章、第 9章和第 10章 VHDL:第 3章、第 5章、第 7章、第 9章和第 1
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