基于可編程邏輯器件的電子設(shè)計(編輯修改稿)
2025-01-19 07:10 本頁面
【文章內(nèi)容簡介】 SIC →LSIC →VLSIC →SOC （ System On Chip片上系統(tǒng)） →SOPC（ System On a Programmable Chip，可編程片上系統(tǒng)） 3. 數(shù)字器件的發(fā)展 4. 集成（ IC， Integrated Circuits）技術(shù)的發(fā)展 ? 芯片的工藝線寬越來越小 從 1997年的 ?m，發(fā)展到現(xiàn)在的 90nm。 ? 設(shè)計周期越來越短 1997年時需要 12~18月，現(xiàn)在可能只需要半年甚至更短！ ? 集成度越來越高 從 1997年的 20萬 ~50萬門，發(fā)展到現(xiàn)在的幾千萬門。 數(shù)字系統(tǒng)的設(shè)計 ? 最具有代表性的 IC芯片： ?微控制芯片 （ MCU， Micro Control Unit） ?可編程邏輯器件（ PLD， Programmable Logic Device） ?數(shù)字信號處理器（ DSP， Digital Signal Processor） ?大規(guī)模存儲芯片（ RAM/ROM， Random Access Memory/Read Only Memory） ?光電集成芯片（ OEIC， Optical Electronic IC） 以上這些器件構(gòu)成了現(xiàn)代數(shù)字系統(tǒng)的基石。 數(shù)字系統(tǒng)的設(shè)計 二 、 傳統(tǒng) 的數(shù)字系統(tǒng)設(shè)計方法 ?基于 電路板 —— 采用固定功能器件 （ 通用型器件 ） ， 通過設(shè)計 電路板 來實現(xiàn)系統(tǒng)功能 ? 寫出真值表或狀態(tài)表 → 推出邏輯表達(dá)式 → 化簡→ 邏輯電路圖 → 用小規(guī)模邏輯器件來實現(xiàn) ? 采用 自下而上 （ Bottom Up） 的設(shè)計方法 ? 采用 通用型 邏輯器件 ? 搭積木式的方式 ? 在系統(tǒng)硬件設(shè)計的后期迚行仿真和調(diào)試 ? 主要設(shè)計文件是 電路原理圖 數(shù)字系統(tǒng)的設(shè)計 三 、 現(xiàn)代 的數(shù)字系統(tǒng)設(shè)計方法 ? 基于 芯片 —— 采用 PLD， 利用 EDA開發(fā)工具 ， 通過 芯片 設(shè)計來實現(xiàn)系統(tǒng)功能 。 計算機(jī) + EDA軟件 空白 PLD + → 數(shù)字系統(tǒng) ? 通常采用 自上而下 （ Top Down） 的設(shè)計方法 ? 采用 可編程 邏輯器件 ? 在系統(tǒng)硬件設(shè)計的早期迚行仿真 ? 主要設(shè)計文件是用硬件描述語言編寫的源程序 ? 降低了硬件電路設(shè)計難度 自行定義器件內(nèi)部的邏輯和引腳 ? 寫出真值表或狀態(tài)表 → EDA開發(fā)工具自動迚行邏輯綜合 → 模擬仿真 → 編程下載到 PLD中 數(shù)字系統(tǒng)的設(shè)計 特 點 傳統(tǒng)方法 現(xiàn)代方法 采用器件 通用型器件 PLD 設(shè)計對象 電路板 芯片 設(shè)計方法 自下而上 自上而下 仿真時期 系統(tǒng)硬件設(shè)計后期 系統(tǒng)硬件設(shè)計早期 主要設(shè)計文件 電路原理圖 HDL語言編寫的程序 數(shù)字系統(tǒng)的兩種設(shè)計方法比較 數(shù)字系統(tǒng)的設(shè)計 （ Top Down） 占據(jù)主導(dǎo)地位 輔助的設(shè)計手段 功能模塊劃分 子模塊設(shè)計 系統(tǒng)級設(shè)計 功能級描述 功能仿真 門級描述 時序仿真 若仿真未通過，則需修改設(shè)計！ （ Bottom Up） ? 設(shè)計基本單元 → 構(gòu)成子模塊 → 子系統(tǒng) → 系統(tǒng) EDA技術(shù)與 PLD 什么是 PLD？ 1． 什么是 PLD？ ? PLD： Programmable Logic Device， 可編程邏輯器件 定義 是用戶可自行定義其邏輯功能的一種專用集成電路 （ ASIC） 。 ? 作為一種通用型器件生產(chǎn) ， 但 其邏輯功能由用戶通過器件編程自行設(shè)定 。 ? PLD是一種數(shù)字集成電路的 半成品 ， 在它的芯片上按照一定的排列方式集成了大量的門和觸發(fā)器等基本邏輯元件 ， 使用者可以利用某種開發(fā)工具對它進(jìn)行加工 ， 等于把片內(nèi)的元件連接起來 ， 使它完成某個邏輯電路或系統(tǒng)功能 ， 成為一個可以在實際電子系統(tǒng)中使用的專用集成電路 。 EDA技術(shù)與 PLD 2． PLD的特點 （ 1） 編程方便 ： 利用開發(fā)工具 ， 用戶可反復(fù)編程 、 擦除 ，修改設(shè)計方便 （ 2） 集成度高 ： 單片邏輯門數(shù)已達(dá)數(shù)十萬門甚至上百萬門 （ 3） 速度快 （ 4） 價格低 （ 5） 開發(fā)周期短 ： EDA開發(fā)工具齊全 ， 設(shè)計人員在很短時間內(nèi)可完成電路設(shè)計的輸入 、 編譯 、 仿真和編程 ， 大大縮短了開發(fā)周期 。 EDA技術(shù)與 PLD 三 、 PLD的發(fā)展演變 ? 發(fā)展于 20世紀(jì) 70年代初。 ? 主要有 FPLA、 PAL、 GAL、 CPLD和 FPGA等。 器件 含義 出現(xiàn)時期 FPLA 現(xiàn)場可編程邏輯陣列 20世紀(jì) 70年代初 PAL 可編程陣列邏輯 20世紀(jì) 70年代末期 GAL 通用陣列邏輯 20世紀(jì) 80年代初期 CPLD 復(fù)雜可編程邏輯器件 20世紀(jì) 80年代中期 FPGA 現(xiàn)場可編程門陣列 20世紀(jì) 80年代中期 表 12 PLD的發(fā)展演變 EDA技術(shù)與 PLD ?工藝線寬 ：由于生產(chǎn)工藝的發(fā)展， PLD集成電路的工藝線寬可達(dá)到 ?m（ 1997年）， ?m（ 2023年）， ?m（ 202 2023年）， ?m（ 2023年）； 90nm（ 2023年）；目前 半導(dǎo)體公司 正重點研發(fā) 60nm工藝。 ?集成度 ：在一塊硅片上可集成上千萬個以上邏輯門。 ?速度 ：器件的速度指標(biāo) ↑， FPGA的門延時 ﹤ 3ns， CPLD的系統(tǒng)速度 ﹥ 180MHz。 ?工藝手段 ： CMOS工藝在速度上超過雙極型工藝，成為PLD的主要工藝手段。
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