可編程邏輯器件原理(參考版)
2025-05-04 22:51本頁面
【正文】 ? 在 DSP開發(fā)和嵌入式處理器的開發(fā)中應(yīng)用得非常廣泛。由Lattice公司率先發(fā)明 ? 優(yōu)點： ? 方便硬件的調(diào)試 ? 方便硬件版本的升級，類似于軟件升級 在系統(tǒng)編程技術(shù) ISP－－ In System Program 可 編 程 邏 輯器 件其 它 系 統(tǒng)電 路并 口 、 U S B接 口 、 網(wǎng) 口仿 真器P C B 電 路 板邊界掃描測試技術(shù) BST－－ Boundary Scan Test ? 據(jù) JTAG，用于解決大規(guī)模集成電路的測試問題。 CPLD的延時較小。CPLD每次布線路徑一樣， CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長度的一些金屬線實現(xiàn)邏輯單元之間的互連。 FPGA與 CPLD的區(qū)別 ? FPGA為非連續(xù)式布線， CPLD為連續(xù)式布線。FPGA內(nèi)部有豐富連線資源， CLB分塊較小，芯片的利用率較高。CPLD的與或陣列結(jié)構(gòu)，使其適于實現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。 CPLD器件一般采用 EEPROM存儲技術(shù) ， 可重復(fù)編程 ，并且系統(tǒng)掉電后 ， EEPROM中的數(shù)據(jù)不會丟失 ，適于數(shù)據(jù)的保密 。 CPLD與 FPGA的區(qū)別 CPLD FPGA 程序存儲 內(nèi)部 EEPROM SRAM，外掛 EEPROM 資源類型 組合電路資源豐富 觸發(fā)器資源豐富 集成度 低 高 使用場合 完成控制邏輯 能完成比較復(fù)雜的算法 速度 慢 快 其他資源 － EAB，鎖相環(huán) 保密性 可加密 一般不能保密 FPGA與 CPLD的區(qū)別 ? FPGA采用 SRAM進行功能配置 ， 可重復(fù)編程 ，但系統(tǒng)掉電后 ， SRAM中的數(shù)據(jù)丟失 。 ? 可實現(xiàn)多種存儲器功能，如 RAM， ROM，雙口 RAM， FIFO， Stack等 ? 靈活配置方法： 256 8，也可配成 512 4 內(nèi)部晶體震蕩器 ? 高速反向放大器用于和外部晶體相接，形成內(nèi)部晶體振蕩器。 邏輯宏單元 OLMC GAL器件的 OLMC Output Logic Macro Cell ? 每個 OLMC包含或陣列中的一個或門 ? 組成： ? 異或門：控制輸出信號的極性 ? D觸發(fā)器：適合設(shè)計時序電路 ? 4個多路選擇器 輸出使能選擇 反饋信號選擇 或門控制選擇 輸出選擇 CPLD內(nèi)部結(jié)構(gòu)（ Altera的 MAX7000S系列） 邏輯陣列模塊 I/O單元 連線資源 邏輯陣列模塊中包含多個宏單元 宏單元內(nèi)部結(jié)構(gòu) 乘積項邏輯陣列 乘積項選擇矩陣 可編程 觸發(fā)器 可編程的 I/O單元 ? 能兼容 TTL和 CMOS多種接口和電壓標(biāo)準(zhǔn) ? 可配置為輸入、輸出、雙向、集電極開路和三態(tài)等形式 ? 能提供適當(dāng)?shù)尿?qū)動電流 ? 降低功耗，防止過沖和減少電源噪聲 ? 支持多種接口電壓（降低功耗） ? ～ ,5V ? , ? ,internal ,I/ ? ,internal ,I/ and
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