復(fù)雜可編程邏輯器件-展示頁
2025-01-06 00:40本頁面
【正文】 模塊 乘積項(xiàng)的擴(kuò)展 每個宏單元的乘積項(xiàng) 或 門可以利用快速功能模塊的乘積項(xiàng)分配電路被擴(kuò)展 ， 提供乘積項(xiàng)分配的靈活性 。 12 9 5 ≥1 1 2 C1 1D Q 2 快速時(shí)鐘 全局高速 輸出使能 前面宏單元 的乘積和 與 陣列 乘積項(xiàng) 控制 后面宏單元 的乘積和 每個宏單元 5個獨(dú)享乘積項(xiàng) 寄存器 透明控制 9個宏單元之一 反饋到 UIM 從引出端反饋到 UIM 9個來自 FFB 宏單元的反饋 24個來自 UIM的輸入 12個快速輸入 圖 8310 XC7354快速功能模塊 FFB原理圖 S/R (1) 快速功能模塊 （ FFB） 24個輸入，每個輸入可從三種輸入信號中選擇。 圖 839 XC7354的基本結(jié)構(gòu) UIM FFB1 輸出 9 12 9 FB6 21 9 I/O 模塊 3 18 FB5 21 9 3 FFB2 輸出 9 12 9 FB3 21 9 I/O 模塊 3 18 FB4 21 9 3 快速輸入 12 12 典型器件及應(yīng)用舉例 （ 一 ） XC7354器件 １ ． 基本結(jié)構(gòu) XC7354屬于通用互連陣列 UIM結(jié)構(gòu)型器件 。 時(shí)鐘發(fā)生器 I/0單元 輸出開關(guān)矩陣 輸入開關(guān)矩陣 宏單元 邏輯分配器 與 陣列 時(shí)鐘發(fā)生器 I/0單元 輸出開關(guān)矩陣 輸入開關(guān)矩陣 宏單元 邏輯分配器 與 陣列 時(shí)鐘發(fā)生器 I/0單元 輸出開關(guān)矩陣 輸入開關(guān)矩陣 宏單元 邏輯分配器 與 陣列 時(shí)鐘發(fā)生器 I/0單元 輸出開關(guān)矩陣 輸入開關(guān)矩陣 宏單元 邏輯分配器 與 陣列 ... ... 中 央 開 關(guān) 矩 陣 時(shí)鐘 GAL塊 GAL塊 圖 838 中央開關(guān)矩陣結(jié)構(gòu) (2) 中央開關(guān)矩陣結(jié)構(gòu) 中央開關(guān)矩陣結(jié)構(gòu)由多個GAL 塊 和一個中央可編程開關(guān)矩陣 互連而成 。 輸入 /輸出單元 IOC可編程為輸入 、 輸出和雙向模式 。 通用邏輯塊 GLB由 與 陣列 、 乘積項(xiàng)共享陣列和邏輯宏單元構(gòu)成 。 LAB和 EAB排成行與列 ， 構(gòu)成二維邏輯陣列 ， 內(nèi)部信號的互連是通過行 、 列快速互連通道和 LAB局部互連通道實(shí)現(xiàn)的 。 EAB由 RAM/ROM和相關(guān)的輸入 、 輸出寄存器構(gòu)成 。 每 8個 LE組成一組 ， 構(gòu)成一個 LAB。 ３ ． 靈活邏輯單元陣列 FLEX（ Flexible Logic Element Matrix）結(jié)構(gòu) 邏輯圖 FLEX結(jié)構(gòu)由嵌入陣列塊 EAB、 邏輯陣列模塊 LAB、 邏輯單元 LE、 I/O單元 IOE和行列快速互連通道構(gòu)成 。 多個 LAB通過可編程互連陣列 PIA和全局總線相連 。 邏輯圖 ２ ． 多陣列矩陣 MAX（ Multiple Array Matrix） 結(jié)構(gòu) MAX結(jié)構(gòu)中 ， 每個宏單元有一個可編程的 與 陣列 和一個固定的 或 陣列 ， 以及一個具有獨(dú)立可編程時(shí)鐘 、 時(shí)鐘使能 、 清除和置位功能的 可配置觸發(fā)器 。 采用通用互連矩陣 UIM進(jìn)行器件內(nèi)部邏輯連接 ， 可保證所有連接路徑延遲時(shí)間相同 。 FFB 和 FB 都采用GAL型結(jié)構(gòu) 。 UIM FFB 輸出 FB I/O 模塊 FB FFB FB FB 輸出 I/O 模塊 快速輸入 圖 834 通用互連陣列 UIM結(jié)構(gòu) １ ． 通用互連陣列 UIM（ Universal Interconnect Matrix） 結(jié)構(gòu) UIM結(jié)構(gòu)中含有 快速功能模塊 FFB和 高集成度功能模塊 FB。 有的區(qū)包含若干個 I/O端 、 輸入端及規(guī)模較小的 與 、 或 陣列和宏單元 ， 相當(dāng)于一個小規(guī)模的 PLD；有的區(qū)只是完成某些特定的邏輯功能 。 它們與邏輯宏單元相配置 ， 可實(shí)現(xiàn)多種邏輯電路結(jié)構(gòu) 。 它們不與 I/O引出端相連 ， 但有自己的內(nèi)部輸入信號 ，其輸出可以通過相應(yīng)的緩沖電路反饋到 與 陣列 ， 構(gòu)成較復(fù)雜的時(shí)序電路 。 每個 或 項(xiàng)輸出均可連接到相鄰的連接單元 ，甚至本單元中的兩個 或 項(xiàng)都可用于相鄰的兩個邏輯單元 。 復(fù)雜可編程邏輯器件 （ CPLD） 概 述 CPLD的基本結(jié)構(gòu) CPLD的分區(qū)陣列結(jié)構(gòu) 典型器件及應(yīng)用舉例 Complex Programmable Logic Device 器件名稱 集成規(guī)模 /門 I/O端數(shù) 宏單元數(shù) 觸發(fā)器數(shù) 編 程
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