【正文】 MAX結構由邏輯陣列塊 LAB（ Logic Array Block） 、 I/O模塊和可編程互連陣列 PIA（ Programmable Interconnect Array）構成 。 輸出布線區(qū) ORP是介于 GLB和 IOC之間的可編程互連陣列 ，以連接 GLB輸出到 I/O單元 。在邏輯編程模式中 ， ALU是一個 2輸入函數(shù)發(fā)生器 ， 產生任何 2輸入的邏輯函數(shù) ；在算術編程模式中 ， ALU可被編程為一個具有超前進位的全加器 ， 產生 2輸入的 算術和 或 算術差 。 ≥1 4輸入 LUT 圖 8317 EPF10K20邏輯單元正常工作模式 ● 1D C1 ENA Q 到快速 互聯(lián)通道 到局部 互聯(lián)通道 級聯(lián)輸入 進位輸入 DATA1 DATA2 DATA3 DATA4 級聯(lián)輸出 進位鏈和級聯(lián)鏈可連接鄰近的 LE而不占用局部互連通道 。 (2) 具有高密度 、 高速度 、 高可靠性和低功耗的特點 。 2568 RAM 2568 RAM 25616 RAM 5124 RAM 5124 RAM 5128 RAM (a) (b) 圖 8322 EAB存儲器組合配置示例 例 87 用 EPF10K20器件的 EAB存儲器配置一個 25616和5128的 RAM。 (1) 邏輯單元 （ LE） 邏輯單元 LE（ Logic Element） 是 EPF10K20結構中最小的邏輯單位 。每個模塊中還有 12個共享乘積項 ， 可以被模塊中的任意 1個或 9個宏單元使用 。 ４ ． 其他結構形式 (1) 大塊結構 邏輯圖 全局布線區(qū) GRP可將所有器件內的邏輯連接起來 ， 并提供固定的傳輸延遲時間 ， 以實現(xiàn)時序與器件內部邏輯布線無關的設計 。兩種模塊以及 I/O模塊通過 通用互連矩陣 連接 。 它們不與 I/O引出端相連 ， 但有自己的內部輸入信號 ，其輸出可以通過相應的緩沖電路反饋到 與 陣列 ， 構成較復雜的時序電路 。 ３ ． 靈活邏輯單元陣列 FLEX（ Flexible Logic Element Matrix）結構 邏輯圖 FLEX結構由嵌入陣列塊 EAB、 邏輯陣列模塊 LAB、 邏輯單元 LE、 I/O單元 IOE和行列快速互連通道構成 。 12 9 5 ≥1 1 2 C1 1D Q 2 快速時鐘 全局高速 輸出使能 前面宏單元 的乘積和 與 陣列 乘積項 控制 后面宏單元 的乘積和 每個宏單元 5個獨享乘積項 寄存器 透明控制 9個宏單元之一 反饋到 UIM 從引出端反饋到 UIM 9個來自 FFB 宏單元的反饋 24個來自 UIM的輸入 12個快速輸入 圖 8310 XC7354快速功能模塊 FFB原理圖 S/R (1) 快速功能模塊 （ FFB） 24個輸入，每個輸入可從三種輸入信號中選擇。 兩個專用快速使能信號可用來代替OE乘積項或同 OE乘積項一起控制輸出 。 進位輸入 級聯(lián)輸入 (3) 嵌入陣列塊 （ EAB） 邏輯圖 EAB是由輸入和輸出端帶有寄存器的片內 RAM/ROM構成 。 (7) 有多位加密位 ， 可杜絕編程數(shù)據的非法抄襲 。 每個 EAB的輸入與行互連通道相連 ， EAB輸出驅動行互連通道或列互連通道 ， 未使用的行互連通道可由列互連通道驅動 。 ２ ． 應用舉例 例 84 用 XC7354器件實現(xiàn)一個 4位超前進位加法器 。 1 ≥1 ≥1 1 C1 Q C1 1D/1T Q 1D/1T 宏單元 N+1 S/R 宏單元 N 快速時鐘 來自前面宏單元 單個乘積項輸出 可提供 8～ 36個 乘積項和輸出 圖 8311 快速功能模塊 乘積項的擴展 每個宏單元的乘積項 或 門可以利用快速功能模塊的乘積項分配電路被擴展 ， 提供乘積項分配的靈活性 。 每 8個 LE組成一組 ， 構成一個 LAB。 它們與邏輯宏單元相配置 ， 可實現(xiàn)多種邏輯電路結構 。各區(qū)之間可通過幾種結構的 可編程全局互連總線 連接 。 可提供多位片內存儲器 。 各 FB通過 UIM連接 ， 每個 FB可以從 UIM接收 21個信號 ， 還可以從快速外輸入引出端得到 3個信號 。 EPF10K20帶有 6個 EAB、 144個 LAB和 1152個邏輯單元 ，最大 I/O數(shù)目為 189， 嵌入陣列塊 EAB可提供 12288位存儲器 。 n個 LUT產生兩個輸入信號 Ai、 Bi和進位信號的和 ，并將和送到 LE的輸出端；同時進位