復(fù)雜可編程邏輯器件-在線瀏覽
2025-02-01 00:40本頁面
【正文】 EPM9560 12 000 216 560 772 EEPROM EPM5032 600 24 32 32 EPROM EPF10K10 10 000 134 (1) 720 SRAM EPX8160 3 200 172 160 160 快閃 SRAM AT5100 5 100 52 52 128 EPROM ATV750 750 10 10 20 EPROM pLSI3320 14 000 160 320 480 EEPROM pLSI2032 1 000 32 32 32 EEPROM M5512 20 000 256 512 512 EEPROM XC4025 25 000 192 (2) 2 560 SRAM XC7354 (3) 54 54 108 EPROM 表 831 部分 CPLD產(chǎn)品 (1)有 576個邏輯單元； (2)有 1 024個可編程邏輯模塊； (3)等效 6個 PAL22V10 概 述 CPLD大致可以分為兩類 ， 一類是由 GAL器件發(fā)展而來 ，其主體是 與 陣列和宏單元結(jié)構(gòu) ， 稱為 CPLD的 基本結(jié)構(gòu) ；另一類是 分區(qū)陣列結(jié)構(gòu) 的 CPLD。 CPLD的基本結(jié)構(gòu) 邏輯圖 １ ． 共享相鄰乘積項和結(jié)構(gòu) 每個邏輯單元中含有兩個 或 項輸出 ， 而每個 或 項均由固定的幾個乘積項輸入 。 ２ ． “ 隱埋 ” 觸發(fā)器結(jié)構(gòu) 在 CPLD基本結(jié)構(gòu)的宏單元內(nèi)含有兩個或兩個以上的觸發(fā)器 ， 其中只有一個觸發(fā)器可與 I/O引出端相連 ， 其余均為 “ 隱埋 ”觸發(fā)器 。 ≥1 ≥1 ≥1 C1 1Ｋ Q 1J R I/O 輸出選擇 反饋選擇 極性選擇 結(jié)構(gòu)選擇 輸出使能 時鐘 反饋到 邏輯陣列 來自邏輯陣列 同步時鐘 VCC 圖 832 觸發(fā)器類型可編程結(jié)構(gòu) ３ ． 觸發(fā)器類型可編程結(jié)構(gòu) 通過對輸出觸發(fā)器編程 ， 可實現(xiàn) 4種不同類型的觸發(fā)器結(jié)構(gòu) ，即 D、 T、 JK和 RS觸發(fā)器 。 小規(guī)模 PLD 互聯(lián)資源 (a) (b) (c) 圖 833 CPLD三種全局互聯(lián)結(jié)構(gòu)示意 CPLD的分區(qū)陣列結(jié)構(gòu) 分區(qū)陣列結(jié)構(gòu) ， 即將整個器件分為若干個區(qū) 。各區(qū)之間可通過幾種結(jié)構(gòu)的 可編程全局互連總線 連接 。兩種模塊以及 I/O模塊通過 通用互連矩陣 連接 。 FFB適用于快速編 （ 解 ） 碼和高速時序邏輯電路； FB適用于邏輯功能復(fù)雜且對時序要求不高的場合及復(fù)雜的組合邏輯電路 。 MAX結(jié)構(gòu)由邏輯陣列塊 LAB（ Logic Array Block） 、 I/O模塊和可編程互連陣列 PIA（ Programmable Interconnect Array）構(gòu)成 。 每 16個宏單元組成一組 ， 構(gòu)成一個靈活的邏輯陣列模塊LAB。 每個 LAB還與相應(yīng)的 I/O控制模塊相連 ， 以提供直接的輸入和輸出通道 。 LE是 FLEX結(jié)構(gòu)中最小的邏輯單元 ， 每個 LE含有一個提供4輸入組合邏輯函數(shù)的查找表 LUT以及一個能提供時序邏輯能力的可編程寄存器 。 每個 LAB是獨立的一個模塊 ， 其中的 LE具有共同的輸入 、 互連與控制信號 。 可提供多位片內(nèi)存儲器 。 ４ ． 其他結(jié)構(gòu)形式 (1) 大塊結(jié)構(gòu) 邏輯圖 全局布線區(qū) GRP可將所有器件內(nèi)的邏輯連接起來 ， 并提供固定的傳輸延遲時間 ， 以實現(xiàn)時序與器件內(nèi)部邏輯布線無關(guān)的設(shè)計 。 每個 GLB相當(dāng)于一個 GAL器件 ， 可編程為 5種工作模式 ，并具有乘積項共享功能 。 輸出布線區(qū) ORP是介于 GLB和 IOC之間的可編程互連陣列 ，以連接 GLB輸出到 I/O單元 。接收所有來自專用輸入和輸入到中央開關(guān)矩陣的信號 ， 并將它們送到各 GAL 塊 。 由 4個高集成度功能模塊 FB和 2個快速功能模塊FFB構(gòu)成 ， 模塊之間通過通用互連矩陣 UIM連接 。 共 45個乘積項，每 5個驅(qū)動 1個宏單元，其中 4個經(jīng) 或非 運算作為觸發(fā)器輸入，第 5個作為 S/R信號。 將乘積項的和分配到相鄰宏單元 ， 相當(dāng)于使乘積項的 或 門擴展了 4個輸入 ， 因此最多可實現(xiàn) 36個乘積項的復(fù)雜邏輯電路 。 各 FB通過 UIM連接 ， 每個 FB可以從 UIM接收 21個信號 ， 還可以從快速外輸入引出端得到 3個信號 。每個模塊中還有 12個共享乘積項 ， 可以被模塊中的任意 1個或 9個宏單元使用 。 宏單元的輸出除驅(qū)動器件的輸出緩沖器外 ， 還可反饋作為UIM的輸入 。在邏輯編程模式中 ， ALU是一個 2輸入函數(shù)發(fā)生器 ， 產(chǎn)生任何 2輸入的邏輯函數(shù) ；在算術(shù)編程模式中 ， ALU可被編程為一個具有超前進位的全加器 ， 產(chǎn)生 2輸入的 算術(shù)和 或 算術(shù)差 。 (3)
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