可編程邏輯器件ppt-在線瀏覽
2025-05-09 01:00本頁面
【正文】 19 20 23 24 27 28 311381518OLMCOLMC41623175243116OLMCOLMC63239157404714OLMCOLMC84855139566312OLMCOLMC11I/CLKIIIIIIIII/ OEI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QCLKOEGAL16V8的部分結(jié)構(gòu)圖 38 邏輯宏單元 輸入 /輸出口 輸入口 時鐘信 號輸入 三態(tài)控制 可編程與陣列 固定或陣列 GAL16V8 CPLD結(jié)構(gòu)與工作原理 Complex Programmable Logic Device 40 CPLD結(jié)構(gòu)與工作原理 ? CPLD是在 PAL、 GAL的基礎(chǔ)上發(fā)展起來的陣列型 PLD ? 具有高密度、高速度的優(yōu)點 ? CPLD包括三大部分 ? 可編程陣列塊（宏單元） ? 可編程 I/O單元 ? 可編程內(nèi)部連線（ PIA） 41 CPLD結(jié)構(gòu)與工作原理（續(xù)） 42 宏單元 PRN CLRN ENA 全局 清零 共享 邏輯 擴展項 清零 時鐘 清零選擇 寄存器旁路 并行 擴展項 通往 PIA 乘積項選擇矩陣 來自 I/O引腳 全局 時鐘 Q D EN 來自 PIA的 36個信號 快速輸入選擇 2 43 宏單元（續(xù)） 局部連線共享擴展項提供的“與非”乘積項宏單元的乘積項邏輯宏單元的乘積項邏輯44 宏單元（續(xù)） 45 可編程連線陣列 ? 不同的 LAB通過在可編程連線陣列 (PIA)上布線，以相互連接構(gòu)成所需的邏輯 46 可編程 I/O單元 FPGA結(jié)構(gòu)與工作原理 Field Programmable Gate Array 48 FPGA結(jié)構(gòu)與工作原理 ? 與 CPLD相比，具有更高的集成度、更強的邏輯功能和更大的靈活性 ? FPGA屬于陣列型 PLD ? 有三個可編程電路和一個用于存放編程數(shù)據(jù)的 SRAM組成 ? 可編程邏輯塊（ CLB） ? 輸入 /輸出模塊（ IOB） ? 可編程互連線（ PI） 49 50 51 查找表原理 ? 一個 N輸入查找表 (LUT， Look Up Table)可以實現(xiàn) N個輸入變量的任何邏輯功能，如 N輸入“與”、 N輸入“異或”等。 ? 輸入多于 N個的函數(shù)、方程必須分開用幾個查找表（ LUT）實現(xiàn) 52 查找表原理（續(xù)） 00000101000001011 6 1R A M輸 入 A輸 入 B輸 入 C 輸 入 D查 找 表輸 出多 路 選 擇 器53 查找表的連接 54 輸入輸出模塊 FPGA/CPLD的產(chǎn)品概述 56 ALTERA FPGA： FLEX系列： 10K、 10A、 10KE （ EPF10K30E） APEX系列： 20K、 20KE（ EP20K200E） ACEX系列： 1K系列 EP1K EP1K100 STRATIX系列： EP1系列 （ EP1S EP1S120） CYCLONE系列： EP1C20 EXCALIBUR系列： CPLD： MAX7000/S/A/B系列： EPM7128S MAX9000/A系列 MAX3000系列 57 FPGA： XC
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1