【正文】 智能控制器進行在電路 （ 在系統(tǒng) ） 配置 。 FLEX10K還具有多個低失真時鐘 、 時鐘鎖定和時鐘自舉鎖相環(huán) （ PLL） 電路以及內(nèi)部三態(tài)總線等特性 。 、 FLEX10KE器件支持實現(xiàn)有高效雙端口 RAM,進一步增強了 FLEX10K系列器件的性能 。 FLEX8000系列適合于需要大量寄存器和 I/O引腳的應(yīng)用系統(tǒng) 。FLEX8000能夠通過外部配置 EPROM或智能控制器進行在線配置 。 這些特點和其高性能 、 速度可預(yù)測的互連方式 ,使得 FLEX8000像基于乘積項結(jié)構(gòu)的器件一樣容易使用 。 FLEX6000系列為大容量設(shè)計提供了一種低成本可編程的交織式門陣列 。每 10個 LE組成一個邏輯陣列塊 （ LAB） 。FLEX6000系列提供 16000～ 25 000個可用門 、 1320～1960個 LE及 117～ 218個用戶 I/O引腳 。 MAX9000系列把 MAX7000的高效宏單元結(jié)構(gòu)與FLEX的高性能 、 延遲可預(yù)測的快速通道 （ FastTrack）互連結(jié)構(gòu)結(jié)合在一體 , 適用于系統(tǒng)級功能集成 。 MAX9000器件的集成度為 6000～ 12022可用門 、 320～ 560個宏單元及多達 216個用戶 I/O引腳 。 7. MAX7000系列 MAX7000系列是 Altera公司速度最快的可編程器件 ,其集成度（包括 MAX7000E、 MAX7000S和MAX7000A器件）為 600～ 10000可用門、 32～ 256個宏單元及 36～ 212個用戶 I/O引腳。此外 ,MAX7000器件輸入寄存器的建立時間非常短 ,能提供多個系統(tǒng)時鐘且有可編程的速度 /功耗控制。 MAX7000A器件通過嵌入 IEEE標準 (JTAG)接口支持 ,并具有高級引腳鎖定功能 。 因為大多數(shù)邏輯應(yīng)用中只要求小部分邏輯門工作在最高頻率上 ,所以使用這一特性 ,可使器件整體能耗減少 50%以上 。 MAX5000系列是 Altera的第一代 MAX器件 ,廣泛應(yīng)用于需要高級組合邏輯的低成本場合?；?EPROM的 MAX5000器件的編程信息不易丟失 ,可用紫外光進行擦除。 MAX3000A系列是 Altera的廉價 、 高集成度的可編程邏輯系列 ,集成度范圍為 600～ 5000可用門 、 32～ 256個宏單元 、 34 ～ 158 個可用 I/O 引腳 。 MAX3000A器件具有多個系統(tǒng)時鐘 ,還具有可編程的速度 /功耗控制功能 。 這些器件也支持熱拔插和多電壓接口 ,其 I/O引腳與 , 。 工業(yè)標準的 Classic系列由一個具有公共互連邏輯的陣列構(gòu)成 ,適合于集成度低 、 價格便宜的場合使用 。 該系列基于 EPROM工藝 ,編程信息不易丟失 。FLEX（可更改邏輯單元陣列）采用可重構(gòu)的CMOSSRAM單元 ,其結(jié)構(gòu)集成了實現(xiàn)通用多功能門陣列所需的全部特性。 FLEX10K的結(jié)構(gòu)類似于嵌入式門陣列 ,是門陣列市場中成長最快的器件 。 與標準門陣列相比 ,嵌入式門陣列通過在硅片中嵌入邏輯塊的方法來減少死區(qū) ,提高速度 。 相反 ,FLEX10K器件是可編程的 。 每個 FLEX10K器件包含一個嵌入式陣列和一個邏輯陣列 。 邏輯陣列用來實現(xiàn)普通邏輯功能 ,如計數(shù)器 、 加法器 、 多路選擇器等 。 FLEX10K器件的配置通常是在系統(tǒng)上電時 ,通過存儲于一個 Altera串行 PROM中的配置數(shù)據(jù) ,或者由系統(tǒng)控制器提供的配置數(shù)據(jù)來完成。對于已配置的 FLEX10K器件 ,可以通過重新復(fù)位器件 ,加載新數(shù)據(jù)的方法實現(xiàn)在電路重構(gòu)。 2. FLEX10K器件特性 ① 嵌入式可編程邏輯器件 ,提供了集成系統(tǒng)于單個可編程邏輯器件中的性能 。 ③ 低功耗 :多數(shù)器件在靜態(tài)模式下電流小于 ,在、 。器件內(nèi)建立樹形分布的低失真時鐘 。 ⑤ 靈活的互連方式 :快速 、 互連延時可預(yù)測的快速通道 （ Fast Track） 連續(xù)式布線結(jié)構(gòu) 。實現(xiàn)高速 、 多輸入 （ 扇入 ） 邏輯功能的專用級聯(lián)鏈 。多達六個全局時鐘信號和四個全局清除信號 。 ⑦ 強大的引腳功能 :每個引腳都有一個獨立的三態(tài)輸出使能控制及漏極開路配置選項及可編程輸出壓擺率控制 。 ⑧ 多種配置方式 :內(nèi)置 JTAG邊界掃描測試電路 ,可通過外部 EPROM、 智能控制器或 JTAG接口實現(xiàn)在電路重構(gòu) (ICR） 。 同一封裝的 FLEX10K系列器件的引腳相兼容 。 表 FLEX10K系列典型器件性能對照表 FLEX10K器件結(jié)構(gòu) FLEX10K器件主要包括嵌入式陣列 、 邏輯陣列 、Fast Track互連和 I/O單元等四部分 。這些信號使用了專用的布線通道 ,這些專用通道提供了比 Fast Track互連更短的延時和更小的失真 。 這為時鐘分配或產(chǎn)生用以清除器件內(nèi)部多個寄存器的異步清除信號提供了理想的方法 。嵌入式陣列 嵌入式陣列由一系列嵌入式陣列塊 (EAB)構(gòu)成 。 在要實現(xiàn)乘法器 、 微控制器 、 狀態(tài)機及復(fù)雜邏輯時 ,每個 EAB可貢獻 100到 600個門 。 每個LAB由八個邏輯單元 （ LE） 和一些局部互連組成 。 每個 LAB相當于 96個可用邏輯門 ,可以構(gòu)成一個中規(guī)模的邏輯塊 ,如 8位計數(shù)器 、地址譯碼器或狀態(tài)機等 。 每個 IOE含有一個雙向緩沖器和一個可作為輸入 /輸出 /雙向寄存器的觸發(fā)器 。 當 IOE作為輸入時 ， 這些寄存器提供 0ns的保持時間 。 IOE還具有許多其它特性 ,如 JTAG編程支持 、擺率控制 、 三態(tài)緩沖和漏極開路輸出等 。 一組 LE構(gòu)成一個 LAB,多個 LAB成行成列排列組成邏輯陣列 。 LAB和 EAB通過快速通道Fast Track連接 。 圖 FLEX10K器件結(jié)構(gòu)圖 I O E I O E I O E I O E I O E I O E I O E I O E嵌入式陣列塊I / O 單元（ I O E ）EA BEA B列連線帶I O EI O E?I O EI O E?行連線帶I O EI O E?I O EI O E?邏輯陣列邏輯陣列塊邏輯單元局部連線I O E I O EI O E I O E I O E I O E I O E I O E I O E I O E I O E I O E嵌入式陣列塊邏輯陣列 EAB是在輸入輸出口上帶有寄存器的柔性 （ 可變更 ） RAM塊 ,它用于實現(xiàn)一般陣列兆 (Mega)功能 。 EAB還可用于數(shù)字濾波器和微控制器等邏輯中 。 使用查找表 LUT實現(xiàn)組合邏輯要比一般算法快 。 例如 ,單個 EAB可以實現(xiàn)一個帶有 8輸入和 8輸出的4 4乘法器 ,參數(shù)化功能模塊如 LPM功能塊能自動選用EAB的優(yōu)點 。此外 ,FPGARAM塊易于存在布線問題 ,因為小 RAM塊必須連接到一起來形成一個大的RAM塊 ,相比之下 ,EAB可以用來實現(xiàn)較大的專用 RAM塊 ,消除了相關(guān)的時序問題和布線問題 。因為使用異步 RAM電路時 ,必須產(chǎn)生寫使能 （ WE） 信號 ,并確保數(shù)據(jù)和地址信號滿足相對 WE的建立和保持時間 。 這種自定序 RAM電路 ,只要求滿足全局時鐘的建立和保持時間 。 更大的 RAM可由多個 EAB組合在一起組成 。 圖 FLEX10K器件 EAB組成 RAM的方法 2 5 6 85 1 2 42 5 6 82 5 6 82 5 6 1 65 1 2 45 1 2 45 1 2 81 0 2 4 22 0 4 8 1圖 FLEX10K器件嵌入式陣列塊 (EAB) 數(shù)據(jù)：8 , 4 , 2 , 1w i d e地址：8 , 9 , 1 0 , 1 1w i d e寫允許輸入時鐘輸出時鐘DDD寫脈沖電路R A M / R O M2 5 6 85 1 2 41 0 2 4 22 0 4 8 1DQ：8 , 4 , 2 , 1w i d e 如果需要 ,一個器件中的所有 EAB可級聯(lián)成一個單一 RAM。 Altera的 MAX+PLUSⅡ 軟件能自動組合EAB形成設(shè)計者指定的 RAM。寄存器能被獨立地加在數(shù)據(jù)輸入、 EAB輸出或地址以及 WE輸入中。EAB時鐘信號可使用全局信號、專用時鐘引腳及 EAB局部互連信號驅(qū)動。 EAB含有一個行互連饋入端 ,EAB的輸出同時驅(qū)動行互連通道和列互連通道 。這一特性增加了 EAB輸出的可用布線資源 。 用 FLEX10KE設(shè)計的 用 FLEX10KA設(shè)計的平均快 20%～ 30%。 2. 邏輯陣列塊 （ LAB） LAB由八個 LE及其它們的進位 /級聯(lián)鏈 、 LAB控制信號以及 LAB局部互連組成 。 FLEX10K器件的 LAB結(jié)構(gòu)如圖 。 其中的兩個可以用作時鐘 ,另外兩個用作清除 /置位控制 。LAB的清除 /置位信號也可由器件的專用時鐘輸入引腳 、全局信號 、 I/O信號或由 LAB局部互連信號直接驅(qū)動 。 全局控制信號能夠由器件內(nèi)任一 LAB中的一個或多個 LE形成 ,并直接驅(qū)動目標LAB的局部互連 。 （ LE） 邏輯單元 (LE)是 FLEX10K結(jié)構(gòu)中的最小單元 ,它以緊湊的尺寸提供高效的邏輯功能 。 其中 ,LUT是一個 4輸入變量的快速組合邏輯產(chǎn)生器 。 圖 FLEX10K器件邏輯單元 (LE) 查找表 進位鏈 級聯(lián)鏈清除/ 置位邏輯時鐘選擇D QP R NC L R NE N A可編程寄存器寄存器的旁路級聯(lián)輸入進位輸入到快速通道互連到L A B 局部互連級聯(lián)輸出進位輸出d a t a 1d a t a 2d a t a 3d a t a 4l a b c t r l1l a b c t r l2芯片復(fù)位l a b c t r l3l a b c t r l4 LE中的可編程寄存器可以配置為 D、 T、 JK、 RS觸發(fā)器。對于組合邏輯 ,寄存器被旁路掉 ,而由 LUT輸出直接驅(qū)動 LE輸出。一個用于驅(qū)動局部互連 ,而另一個用于驅(qū)動行或列 Fast Track互連。例如 ,可以用 LUT（查找表）驅(qū)動一個輸出而用寄存器驅(qū)動另一個輸出 ,這種特性稱為寄存器打包。 FLEX10K器件提供了兩種類型的專用高速數(shù)據(jù)通道 :進位鏈和級聯(lián)鏈 。 進位鏈支持高速計數(shù)器和加法器 。 進位鏈和級聯(lián)鏈連接到同行中所有 LAB及 LAB中的所有 LE。 1)進位鏈 （ Carry） 進位鏈提供 LE之間非?？斓?（ 小于 ） 超前進位功能 。 這種結(jié)構(gòu)特性使得 FLEX10K器件能夠?qū)崿F(xiàn)高速計數(shù)器 、 加法器和任意寬度的比較器功能 。 LPM、Desing Ware等參數(shù)化邏輯功能塊具有自動使用進位鏈的優(yōu)點 。 為了提高適配率 ,長進位鏈在同行 LAB中交替跨接 。 例如 ,同行中第一個 LAB的最后一個 LE進位到同行中第三個LAB的第一個 LE上 。 例如 ,在 EPF10K50器件