【正文】 中 ,進(jìn)位鏈終止在第八個LAB上 ,而新的進(jìn)位鏈起始于第九個 LAB。 其中 LUT部分產(chǎn)生兩位輸入信號和進(jìn)位信號的 “ 和 ” ,并將它接到 LE輸出 。 進(jìn)位鏈邏輯產(chǎn)生一個輸出信號 ,它直接連接到高一位的進(jìn)位輸入 ,最后一個進(jìn)位輸出接到一個 LE上 ,它可以作為一個通用信號使用 。 通過相鄰的 LUT并行計算邏輯功能的各個部分 ,再用級聯(lián)鏈將這些中間值串接起來 。 每增加一個 LE,邏輯的有效輸入寬度增加四個 ,而延時增加約 。 多于 8位的級聯(lián)鏈可通過將多個 LAB鏈接到一起來自動實(shí)現(xiàn) 。 例如 ,一行中第一個LAB的最后一個 LE級聯(lián)到該行中第三個 LAB的第一個LE。 圖 LE連接起來形成多扇入邏輯功能的 。 LE的延時約 ,使用級聯(lián)鏈對一個 16位地址進(jìn)行譯碼 ,約需 。 每種工作模式使用的 LE資源不同 。 加到 LE的另外三個輸入信號為 LE中的寄存器提供的時鐘 、 置位和清除信號 。 設(shè)計者也可為優(yōu)化性能人為指定 LE工作模式 ,以實(shí)現(xiàn)所要的特殊功能 。在這種模式下 ,來自 LAB局部互連的四個數(shù)據(jù)輸入和進(jìn)位輸入是 4輸入 LUT的輸入信號。 LUT輸出可以與級聯(lián)輸入信號相與后接到級聯(lián)輸出形成級聯(lián)鏈。 LE中的 LUT和寄存器可以獨(dú)立使用 。 為了支持寄存器打包 ,LE有兩個輸出 ,分別驅(qū)動局部互連和 Fast Track互連 ?？梢栽?LUT中計算一個 3輸入邏輯函數(shù) ,而單獨(dú)寄存第四個信號 。打包后的 LE中的寄存器仍然使用 LE中的時鐘使能 、 清除和置位信號 。 (2) 運(yùn)算模式 運(yùn)算模式提供了兩個 3輸入 LUT,適用于實(shí)現(xiàn)加法器、累加器和比較器的功能。如圖 ,第一個LUT使用進(jìn)位信號和兩個來自 LAB局部互連的數(shù)據(jù)輸入來生成一個組合或寄存器輸出。第二個 LUT用這三個信號來產(chǎn)生一個進(jìn)位輸出信號 ,從而形成一個進(jìn)位鏈。 (3)加 /減計數(shù)模式 加 /減計數(shù)模式提供計數(shù)器使能 、 時鐘使能 、 同步加 /減控制和數(shù)據(jù)加載選擇 。 兩個 3輸入的 LUT分別產(chǎn)生計數(shù)器數(shù)據(jù)和快速進(jìn)位 。 也可以不使用LUT資源而使用寄存器的清除 、 置位控制信號 ,異步加載數(shù)據(jù) 。 兩個 3輸入的 LUT分別產(chǎn)生計數(shù)數(shù)據(jù)和快速進(jìn)位 。 多路選擇器的輸出與一個同步清除信號進(jìn)行邏輯 “ 與 ” 。 在物理三態(tài)總線中 ,三態(tài)緩沖器的輸出使能信號 （ OE） 選擇驅(qū)動總線的信號 。相反 ,如果 OE信號都無效 ,總線就會懸浮 。 MAX+PLUSⅡ 軟件自動地用多路選擇器實(shí)現(xiàn)三態(tài)總線的功能 。可用LABCTRL1或 LABCTRL2異步清除 LE寄存器 ,用LABCTRL1對 LE寄存器置位 ,或用 LABCTRL1將驅(qū)動到DATA3的數(shù)據(jù)異步裝載到 LE寄存器中。因?yàn)榍宄椭梦恍盘柺堑碗娖接行?,所以編譯器自動地將未用的清除或預(yù)置信號置高。這六種模式如圖 。 在任意一種清除 /預(yù)置模式中 ,芯片級復(fù)位信號優(yōu)先于其它信號 。 （ Fast Track） 在 FLEX10K器件中 ,Fast Track互連提供 LE與器件I/O引腳之間的互連 。 這種全局布線結(jié)構(gòu) , 即使對于復(fù)雜的設(shè)計也可預(yù)測其性能 。 Fast Track由貫穿整個器件的行互連和列互連組成 。 行互連可以驅(qū)動 I/O引腳或饋送到器件中的其它 LAB。 每個行通道可由 LE的輸出或三個列通道之一饋送信號 。 每個 LE與一個 4選 1多路選擇器連接 。 列互連可驅(qū)動 I/O引腳 ,或饋送到行互連以把信號送到其它 LAB。 在將列互連信號送到另一 LAB或 EAB之前 ,必須先將其傳送到行互連 。 相鄰的 LAB中的一對 LE可以通過行 、 列通道來連通 。 這種靈活的布線方式使得布線資源得到更有效的利用 。 每個LAB的標(biāo)識由它們在器件中的位置確定 :字母表示行 ,數(shù)字表示列 。 圖 FLEX10K器件的互連資源 L A BA1L A BA2L A BA3T o L A B A 5T o L A B A 4L A BB1L A BB2L A BB3T o L A B A 5T o L A B A 4進(jìn)位、級聯(lián)鏈列互連I O E I O II O E I O EI O E I O EI O EI O E?I O EI O E?行互連I O E I O I I O E I O I I O E I O II O EI O E?I O EI O E?參看圖I / O 單元( I O E ) 5. I/O單元 （ IOE） I/O單元由一個雙向緩沖器和一個寄存器組成 。 每個I/O引腳都可配置為輸入 、 輸出或雙向引腳 。 IOE的結(jié)構(gòu)如圖 。 IOE的時鐘 、 清除 、時鐘使能和輸出使能控制由稱作外部控制總線的 I/O控制信號網(wǎng)絡(luò)提供 。 外部控制總線包含 12個外部控制信號 ,可以配置成 :八個輸出使能 ,六個時鐘使能 ,兩個時鐘 ,兩個清除信號 。 另外 ,外部控制總線中還有兩個時鐘信號 ,每個 IOE可以任選這兩個專用時鐘之一 。 此外 ,不同行中的 LE可以驅(qū)動列互連 ，以使行互連直接驅(qū)動外部控制信號 。 外部控制總線信號還能驅(qū)動四個全局信號 。 這個特性對于內(nèi)部產(chǎn)生多扇出的清除和時鐘信號是最為理想的 。 器件的全局使能信號低電平有效 ,它用于對器件引腳進(jìn)行三態(tài)控制 。 1） 行到 IOE的連接 當(dāng) IOE作為輸入信號時 ,它可以驅(qū)動兩個獨(dú)立的行通道 。 多達(dá)八個的 IOE連接到每個行通道的每個邊上 ， 如圖 （ a） 所示 。 當(dāng) IOE作為輸出時 ,其輸出信號由一個對列信號進(jìn)行選擇的多路選擇器驅(qū)動 。 每個 IOE能夠由列通道通過多路選擇器驅(qū)動 。 nI O E 1mI O E 8mn每個I O E 最多驅(qū)動兩個列通道行快速通道互連每個I O E 由一個m 選1多路選擇器驅(qū)動（a )n? 圖３ .23 行 、 列到 IOE (a)行到 IOE的連接； (b)列到 IOE的連接 圖３ .23 行 、 列到 IOE (a)行到 IOE的連接； (b)列到 IOE的連接 nI O E 1mI O E 1mn每個I O E 最多驅(qū)動兩個列通道列連接帶每個I O E 由一個m 選1多路選擇器驅(qū)動（b ) FLEX10K器件特性設(shè)定 為了支持高速設(shè)計 ,FLEX10K器件還提供了可供選擇的時鐘鎖定 （ Clock Lock） 和時鐘自舉 (Clock Boost)電路 ,這兩種電路中均含有用來提高設(shè)計速度和減小資源占用的鎖相環(huán) （ PLL） 。 時鐘自舉電路提供了一個時鐘倍乘器 ,它可使設(shè)計人員通過共享器件內(nèi)部資源來提高器件的有效使用區(qū) 。 結(jié)合時鐘鎖定電路和時鐘自舉電路的特性 ,可使系統(tǒng)性能和帶寬顯著提高 。 外部器件不需要使用這個特性 。 時鐘鎖定和時鐘自舉電路在時鐘上升沿到來時鎖定 ,它只能用來直接驅(qū)動寄存器時鐘 ,不能經(jīng)過門電路或反相 。 當(dāng)專用時鐘引腳驅(qū)動時鐘鎖定和時鐘自舉電路時 ,不能再作它用 。利用 MAX+PLUSⅡ 軟件 ,可以將 GCLK1引腳同時饋接到 FLEX10K器件中的時鐘鎖定和時鐘自舉電路 。 圖 MAX+PLUSⅡ 軟件中如何使時鐘鎖定和時鐘自舉電路同時使能的電路原理圖 。 當(dāng)時鐘鎖定和時鐘自舉電路同時使用時 ,這兩個電路中的輸入頻率參數(shù)必須相同 。 圖 在同一設(shè)計中使能時鐘鎖定和時鐘自舉 時鐘鎖定 C L O C K B O O S T ＝1 I N P U T _ F R E Q U E N C Y ＝5 0D Q a o u t時鐘鎖定 C L O C K B O O S T ＝1 I N P U T _ F R E Q U E N C Y ＝5 0D Q b o u tG C L K 1ab 2. FLEX10K輸出器件配置 1） PCI鉗位二極管 (Clamping Diodes)選項(xiàng) FLEX10KA、 FLEX10KE器件的每一個 I/O、 專用輸入 、 專用時鐘引腳都有一個上拉鉗位二極管 ,PCI鉗位二極管將由波形反射引起的瞬態(tài)過沖鉗位到 VCCIO值 ,這對于 PCI系統(tǒng)是十分必要的 。 引腳間的鉗位二極管可通過 MAX+PLUSⅡ 軟件中的邏輯選項(xiàng)來控制 。 當(dāng) VCCIO為 ,鉗位二極管選項(xiàng)打開的引腳只能由 , 。 2） 電壓擺率控制 (Slew―Rate) 選項(xiàng) 每個 IOE中的輸出緩沖器都有一個可調(diào)節(jié)的輸出擺率控制項(xiàng) ,它能夠配置成低噪聲或高速度性能 。較快的壓擺率用于系統(tǒng)中速度要求高并已適當(dāng)降低了噪聲影響的輸出 。 低擺率設(shè)定僅影響輸出的下降沿 。 FLEX10K系列器件可利用 Open―Drain 輸出提供諸如中斷和寫允許等系統(tǒng)級信號 。 MAX+PLUSⅡ軟件能夠?qū)⒑薪拥財?shù)據(jù)輸入的三態(tài)緩沖器自動轉(zhuǎn)換成漏極開路引腳 。 當(dāng)漏極開路有效時 ,輸出低電平 。 因此 ,不存在多電壓接口之間的電平 （ 如 ） 轉(zhuǎn)換問題 。 在這種情況下 ,當(dāng)引腳電壓超過 管將關(guān)閉 ,因此 ,該引腳不必漏極開路 。 FLEX10K器件有一組提供內(nèi)部電路 （ 器件內(nèi)核邏輯電路 ） 和輸入緩沖器工作的電源引腳 VCCIN和一組供 I/O輸出驅(qū)動器的電源引腳 VCCIO。 在 FLEX10K器件未上電前或上電期間 ,外來信號可以驅(qū)動 FLEX10K器件的輸入腳而不會損壞器件 。 一旦達(dá)到工作條件 ,FLEX10K器件即按用戶設(shè)定工作 。 這里簡要介紹以下器件的操作模式和各種配置方式 。 這種把 SRAM中的數(shù)據(jù)裝入器件的過程就叫做配置 。 FLEX10K的 POR時間不會超過 50μs,但是在重新配置器件時應(yīng)間隔 100ms以上 。 I/O引腳在上電及配置過程中呈三態(tài) 。 SRAM配置單元允許 FLEX10K器件通過裝入新的配置數(shù)據(jù)的方法實(shí)現(xiàn)在電路 （ 在系統(tǒng) ） 重構(gòu) 。通過分送新的配置文件來實(shí)現(xiàn)現(xiàn)場（ INFIELD）更新。 2） 配置方式 FLEX10K器件的配置數(shù)據(jù)可以根據(jù)實(shí)際要求用五種配置方法之一來裝入 。 FLEX10K在上電時還支持自動配置 。 所有的 FLEX10K器件都遵守 JTAGBST標(biāo)準(zhǔn) (由Joint Test Action Group制定 ),它與 邊界掃描測試規(guī)范一致 。 JTAGBST可在器件配置前或配置后進(jìn)行 ,但不能在配置期間進(jìn)行 。 每一個可配置的 SRAM位均可測試 ,所有內(nèi)部邏輯功能確保 100%可配置 。 FLEX10K器件定時模型 FLEX10K器件的連續(xù)式高性能 Fast Track互連布線資源確保了延時可預(yù)測性能和準(zhǔn)確地仿真 、 定時分析 。 FLEX10K器件的延時性能可以通過從信號源連接到指定目標(biāo)的路徑來估算 。 布線延時取決于信號源 LE和目標(biāo) LE的位置 。 可利用 MAX+PLUSⅡ 軟件的仿真器和定時分析器或各種流行的工業(yè)標(biāo)準(zhǔn) EDA工具進(jìn)行時序仿真和延時預(yù)測 。 定時分析器能提供點(diǎn)到點(diǎn)延時信息 、建立 /保持時間分析及器件整體性能分析 。 圖 ～圖 LE、 IOE和 EAB中各種路徑和功能對應(yīng)