可編程邏輯器件-閱讀頁
2025-01-11 14:33本頁面
【正文】 0 0 1 0 0 0 0 0 0 1 0 0 1 0 1 0 1 0 0 0 1 1 0 1 0 0 1 0 0 0 1 0 0 1 0 1 1 0 1 0 1 0 0 0 1 1 1 0 0 0 0 0 1 0 0 0 0 1 1 0 1 0 0 0 0 1 0 0 1 1 1 1 0 1 1 1 0 0 1 0 0 1 1 1 1 1 1 1 0 0 0 0 1 用 16x8 ROM存儲(chǔ) F0 F1 F2 F3 F4 F5 F6 F7 I 0 I 1 I 2 I 3 P 0 P 1 P 2 P 3 P 4 P 5 P 6 P 7 P 8 P 15 …… ROM容量：與陣列 8x16，或陣列 16x8，總?cè)萘?256。 N個(gè)輸入必然有2N個(gè)字。用戶可編程 形成 P項(xiàng) (不是最小項(xiàng) ) 。 非對(duì)應(yīng)關(guān)系。PLA中，存入存儲(chǔ)矩陣中的內(nèi)容是經(jīng)過化簡(jiǎn)、壓縮的，它和信息表不是一一對(duì)應(yīng)的關(guān)系。 T=0,復(fù)位到 0000. DA= QA DB= QBQA+QBQA DC= QCQBQA+QCQB+QCQA DD= QDQCQBQA+QDQC+QDQB+QDQA ( ( ( ( ) ) ) T T )T T 計(jì)數(shù)器控制函數(shù) : T=(QAA+QAA)+(QBB+QBB)+(QCC+QCC)+(QDD+QDD) 4位可變模數(shù)計(jì)數(shù)器 ?ROM ? PLA 或陣列可編程 ?與、或陣列都可編程， 靈活，節(jié)省碼點(diǎn) ?PLA ? PAL 工藝：簡(jiǎn)化工藝 ,降低成本 (熔絲工藝 ,一次編程 ) 結(jié)構(gòu)：輸入 /輸出公用 ?PAL是專用詞， MMI公司的產(chǎn)品 結(jié)構(gòu) PLA 與、或陣列均可編程 PAL 與陣列可編程、或陣列固定 W0 W1 W2 W3 A0 A1 + + + + Y0 Y1 Y2 Y3 W0 W1 W2 W3 + + + + A0 A1 Y0 Y1 Y2 Y3 PAL畫圖的方式 : 只留出可編程的與陣列 ,固定的或陣列用與或門 互補(bǔ)輸出封鎖多余或項(xiàng) + ... ... ... I0 I1 O0 D Q CP I7 P0 P1 ... P7 D= P0+P1+P2+…+P 7 幾種 PLA的原理圖 帶有反饋的陣列型 PAL I0 I1 I7 (I/O)0 (I/O)1 (I/O)7 幾種 PLA的原理圖 輸出三態(tài)門由 P來控制的反饋陣列型 PAL(局部 ) 帶有反饋的寄存器型 PAL(局部 ) 異或型 PAL(局部 ) I I I I/O Q I/O Q I/O E CP CP E 16R6型PAL產(chǎn)品 CLK I1 I2 I3 I4 I5 I6 I7 I8 Q7 Q6 Q5 Q4 Q3 Q2 OE (I/O)8 (I/O)1 16個(gè)變量 ,6個(gè)寄存器 32列對(duì)應(yīng)16個(gè)變量 ,每一行是一個(gè) P項(xiàng) , 每個(gè) P項(xiàng)最多 32個(gè)因子相與 ,每個(gè)輸出變量 (FF的控制函數(shù) )有 8個(gè) P項(xiàng)相或 . 與陣列規(guī)模 :64*32 出廠時(shí)與陣列每一點(diǎn)都可編程 ,此圖交叉點(diǎn)都是可編程的 ! 【例】 4位雙向移位寄存器裝入 PAL16R6 雙向移位寄存器功能表 DSSDSSQSSQSSDCSSQSSQSSQSSDBSSQSSQSSQSSDASSQSSDSSQSSDLR1010210310310310110210210210010110110110100100????????????????雙向移位寄存器功能表 實(shí)現(xiàn)雙向移位功能的 PAL DSSDSSQSSQSSDCSSQSSQSSQSSDBSSQSSQSSQSSDASSQSSDSSQSSDLR1010210310310310110210210210010110110110100100???????????????? 通用陣列邏輯 GAL ?PAL ? GAL ?基本邏輯結(jié)構(gòu)與 PAL相同，或陣列不可編程。 ?GAL每個(gè)輸出接有輸出宏單元 OLMC , 通過對(duì) OLMC編程 ,可以得到多種輸出方式 :寄存器輸出 , 組合邏輯輸出等。 有一個(gè)同步 16進(jìn)制計(jì)數(shù)器，功能表如下： 輸入端 輸出端 clr en clk qd qc qb qa 1 0 0 0 0 0 0 不變 不變 不變 不變 0 1 計(jì)數(shù)值加 1 library ieee。 使用 IEEE中的 STD庫 use 。 輸入 clk,clr,en是邏輯變量 qa,qb,qc,qd: out std_logic)。 描述 count16結(jié)束 architecture RTL of count16 is 構(gòu)造一個(gè) 16進(jìn)制計(jì)數(shù)器 ， 構(gòu)造體名為 RTL signal count_4:std_logic_vector(3 downto 0)。 計(jì)數(shù)器中的 qa是 0位 qb=count_4(1)。 計(jì)數(shù)器中的 qc是 2位 qd=count_4(3)。139。139。 計(jì)數(shù)器清零 ELSIF(clk=‘1’ AND clk‘EVENT) THEN clk=1, 上升沿動(dòng)作 IF(en=39。) THEN 如果使能端 en=1 IF(count_4=1111) THEN 且 4位計(jì)數(shù)器的狀態(tài)是 1011 count_4=0000。 否則計(jì)數(shù)器加 1 END IF。 END IF。 END R
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