可編程邏輯器件-閱讀頁
2025-01-08 12:06本頁面
【正文】 1)輸出選擇器 (2選 1)三態(tài)選擇器 (4選 1)反饋選擇器 (4選 1)3/1/2023 40三 、輸出邏輯宏單元 OLMC組態(tài) 輸出邏輯宏單元由對(duì) AC1(n) 和 AC0進(jìn)行編程決定 PTMUX、 TSMUX、 OMUX和 FMUX的輸出，共有 5種基本組態(tài)： 專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入 /輸出組態(tài)、寄存器組態(tài)和寄存器組合 I/O組態(tài)。(1) 專用輸入組態(tài) ：如下圖所示： 此時(shí) AC1(n)＝ 1， AC0＝ 0，使 TSMUX輸出為 0，三態(tài)輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被禁止。本級(jí)輸入信號(hào)卻來自另一相鄰宏單元。CLK、 OE作為時(shí)鐘和輸出緩沖器的使能信號(hào)，是器件的公共端（TSMUX選中 OE端）OMUX選中 1端，DFF的 Q端輸出3/1/2023 43（ 4）反饋組合輸出組態(tài)： AC0=AC1(n)=1,且 SYN=1饋到與陣列。與（ 4）不同在于 CLK和 OE端作為公共信號(hào)使用。3/1/2023 44（一）優(yōu)點(diǎn)： GAL是繼 PAL之后具有較高性能的 PLD，和 PAL相比，具有以下優(yōu)點(diǎn)：(1) 有較高的通用性和靈活性 ： 它的每個(gè)邏輯宏單元可以根據(jù)需要任意組態(tài)，既可實(shí)現(xiàn)組合電路，又可實(shí)現(xiàn)時(shí)序電路。因此，可反復(fù)使用。四、 GAL的特點(diǎn)3/1/2023 45（二） GAL器件的缺點(diǎn)(1)時(shí)鐘必須共用；(2)或的乘積項(xiàng)最多只有 8個(gè)；(3)GAL器件的規(guī)模小 ,達(dá)不到在單片內(nèi)集成一個(gè)數(shù)字系統(tǒng)的要求；(4)盡管 GAL器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對(duì)于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。3/1/2023 461. EPLD（ Erasable Programmable Logic Device）。 2. EPLD采用 COMS工藝，屬高密度可編程邏輯器件HDPLD（集成度大于 1000門 /片），芯片規(guī)模已達(dá)上萬等效邏輯門。3. 速度高 (2ns)、功耗低（電流在數(shù)十毫安以下），抗干擾能力強(qiáng)。5. 與 GAL相比，從結(jié)構(gòu)上增加了：異步時(shí)鐘、異步清除功能。乘積項(xiàng)共享功能 ,每個(gè)宏單元可多達(dá) 32個(gè)乘積項(xiàng)，輸出級(jí)多種使能控制，而且三態(tài)輸出使能控制比 GAL要豐富。與 GAL相比，大量增加了OLMC的數(shù)目，并且增加了對(duì) OLMC中寄存器的異步復(fù)位和異步置位功能，因此其 OLMC使用更靈活。 CPLD采用 E2PROM工藝。3/1/2023 50CPLD的宏單元在內(nèi)部，稱為 內(nèi)部邏輯宏單元 ， EPLD與 GAL相似，其邏輯宏單元和 I/O做在一起， 因此稱為 輸出邏輯宏單元 。編程升壓電路集成在 PLD內(nèi)部，所以器件可以在目標(biāo)系統(tǒng)上編程（ ISP），不需要編程器。3/1/2023 51 現(xiàn)場(chǎng)可編程門陣列 FPGA1. 基本結(jié)構(gòu)1) IOB2) CLB3)互連資源3/1/2023 521)IOB可以設(shè)置為輸入 /輸出；輸入時(shí)可設(shè)置為：同步（經(jīng)觸發(fā)器） 異步（不經(jīng)觸發(fā)器）3/1/2023 532. CLB本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時(shí)序電路將許多 CLB組合起來，可形成大系統(tǒng)2) CLB3/1/2023 543) 互連資源3/1/2023 552. 編程數(shù)據(jù)的裝載1. 數(shù)據(jù)可先放在 EPROM或 PC機(jī)中2. 通電后，自行啟動(dòng) FPGA內(nèi)部的一個(gè)時(shí)序控制邏輯電路，將在EPROM中存放的數(shù)據(jù)讀入 FPGA的 SRAM中3. “裝載 ”結(jié)束后，進(jìn)入編程設(shè)定的工作狀態(tài)??！每次停電后， SRAM中數(shù)據(jù)消失下次工作仍需重新裝載3/1/2023 56（一） SRAM結(jié)構(gòu)：可以無限次編程， 但它屬于易失性元件，掉電后芯片內(nèi)信息丟失；通電之后，要為 FPGA重新配置邏輯， FPGA配置方式有七種，請(qǐng)自行參考有關(guān)文獻(xiàn)。而 FPGA的內(nèi)連線是分布在 CLB周圍，而且編程的種類和編程點(diǎn)很多，使得布線相當(dāng)靈活，因此在系統(tǒng)速度方面低于 HDPLD的速度。（四）芯片功耗： 高密度可編程邏輯器件 HDPLD的功耗一般在 ～ ，而 FPGA芯片功耗 ～ 5mW，靜態(tài)時(shí)幾乎沒有功耗，所以稱 FPGA為零功耗
醫(yī)療健康相關(guān)推薦
鄂ICP備17016276號(hào)-1