可編程邏輯器件基礎(chǔ)-閱讀頁(yè)
2025-01-11 14:25本頁(yè)面
【正文】 EEPROM工藝，可重復(fù)編程 ? PAL的輸出是固定的，而 GAL用一個(gè)可編程的輸出邏輯宏單元（ OLMC）做為輸出電路。在低密度器件中，只有 GAL還在使用，主要用在中、小規(guī)模數(shù)字邏輯方面。 （二） CPLD是陣列型高密度可編程控制器，其基本結(jié)構(gòu)形式和 PAL、 GAL相似，都由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成規(guī)模都比 PAL和 GAL大得多。 如果每個(gè)宏單元中的乘積項(xiàng)不夠用時(shí)，還可以利用其結(jié)構(gòu)中的共享和并聯(lián)擴(kuò)展乘積項(xiàng)。 ⑶ 連線陣列 將信號(hào)從器件的各個(gè)部分傳遞到器件的其他部分 信號(hào)通過(guò)芯片的延遲時(shí)間可確定 （六） Altera公司 MAX 7000S器件的內(nèi)部結(jié)構(gòu) （七） Altera公司 MAX 7000S器件的宏單元結(jié)構(gòu) （八） Lattice公司的 CPLD器件 萬(wàn)能邏輯塊（ GLB） 全局布線區(qū)（ GRP） 輸出布線區(qū)（ ORP） 輸入 /輸出單元（ IOC） 7. FPGA的原理與結(jié)構(gòu)（一） 1985年由 Xilinx公司首家推出 單元型可編程邏輯器件，其內(nèi)部由許多獨(dú)立的可編程邏輯模塊組成，用戶可以通過(guò)編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。 7. FPGA的原理與結(jié)構(gòu)（三） FPGA的基本結(jié)構(gòu)： ? 可編程邏輯模塊 CLB ? 輸入／輸出模塊 IOB ? 互連資源 IR 7. FPGA的原理與結(jié)構(gòu)（四） FPGA的基本結(jié)構(gòu)（以 Xilinx公司的為例） 7. FPGA的原理與結(jié)構(gòu)（五） ⑴ 可編程邏輯模塊 CLB ?FPGA的基本結(jié)構(gòu)單元 ?可以實(shí)現(xiàn)邏輯函數(shù) ?可以配置成 RAM ?函數(shù)發(fā)生器、數(shù)據(jù)選擇器、觸發(fā)器和信號(hào)變換電路等組成 XC4000器件的 CLB結(jié)構(gòu) 7. FPGA的原理與結(jié)構(gòu)（六） 查找表（ LookUpTable)的原理與結(jié)構(gòu) 查找表（ LookUpTable)簡(jiǎn)稱為 LUT LUT本質(zhì)上就是一個(gè) RAM，所以每一個(gè) LUT可以看成一個(gè)有 4位地址線的 16x1的 RAM。每一個(gè) IOB控制一個(gè)引腳 (除電源線和地線引腳外 )，將它們可定義為輸入、輸出或者雙向傳輸信號(hào)端。 連線通路的數(shù)量與器件內(nèi)部陣列的規(guī)模有關(guān)，陣列規(guī)模越大，連線數(shù)量越多。 Altera公司 Cyclone器件的 LE結(jié)構(gòu)（普通模式） 7. FPGA的原理與結(jié)構(gòu)（十一） FPGA與 CPLD的區(qū)別 （ 一） ① CPLD更適合完成各種算法和組合邏輯 ,FPGA更適合于完成時(shí)序邏輯。 ② CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的 ,而 FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。 FPGA與 CPLD的區(qū)別（ 二） ④在編程方式上 ,CPLD主要是基于 E2PROM或FLASH存儲(chǔ)器編程 ,編程次數(shù)可達(dá) 1萬(wàn)次 ,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。其優(yōu)點(diǎn)是可以編程任意次 ,可在工作中快速編程 ,從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。 ⑥一般情況下 ,CPLD的功耗要比 FPGA大 ,且集成度越高越明顯。具有易失性，需要有上電加載過(guò)程。 CPLD基于 EEPROM工藝，集成度低，以MicroCell（包括組合部分與寄存器）為基本單元。在粘合邏輯、地址譯碼、簡(jiǎn)單控制、 FPGA加載等設(shè)計(jì)中有廣泛應(yīng)用，如 Altera MAX3000A系列。設(shè)計(jì)時(shí)，需根據(jù)所選器件型號(hào)充分發(fā)揮器件的特性
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