復(fù)雜可編程邏輯器件-文庫吧
2024-12-21 00:40 本頁面
【正文】 e Logic Element Matrix）結(jié)構(gòu) 邏輯圖 FLEX結(jié)構(gòu)由嵌入陣列塊 EAB、 邏輯陣列模塊 LAB、 邏輯單元 LE、 I/O單元 IOE和行列快速互連通道構(gòu)成 。 LE是 FLEX結(jié)構(gòu)中最小的邏輯單元 ， 每個 LE含有一個提供4輸入組合邏輯函數(shù)的查找表 LUT以及一個能提供時序邏輯能力的可編程寄存器 。 每 8個 LE組成一組 ， 構(gòu)成一個 LAB。 每個 LAB是獨(dú)立的一個模塊 ， 其中的 LE具有共同的輸入 、 互連與控制信號 。 EAB由 RAM/ROM和相關(guān)的輸入 、 輸出寄存器構(gòu)成 。 可提供多位片內(nèi)存儲器 。 LAB和 EAB排成行與列 ， 構(gòu)成二維邏輯陣列 ， 內(nèi)部信號的互連是通過行 、 列快速互連通道和 LAB局部互連通道實(shí)現(xiàn)的 。 ４ ． 其他結(jié)構(gòu)形式 (1) 大塊結(jié)構(gòu) 邏輯圖 全局布線區(qū) GRP可將所有器件內(nèi)的邏輯連接起來 ， 并提供固定的傳輸延遲時間 ， 以實(shí)現(xiàn)時序與器件內(nèi)部邏輯布線無關(guān)的設(shè)計 。 通用邏輯塊 GLB由 與 陣列 、 乘積項(xiàng)共享陣列和邏輯宏單元構(gòu)成 。 每個 GLB相當(dāng)于一個 GAL器件 ， 可編程為 5種工作模式 ，并具有乘積項(xiàng)共享功能 。 輸入 /輸出單元 IOC可編程為輸入 、 輸出和雙向模式 。 輸出布線區(qū) ORP是介于 GLB和 IOC之間的可編程互連陣列 ，以連接 GLB輸出到 I/O單元 。 時鐘發(fā)生器 I/0單元 輸出開關(guān)矩陣 輸入開關(guān)矩陣 宏單元 邏輯分配器 與 陣列 時鐘發(fā)生器 I/0單元 輸出開關(guān)矩陣 輸入開關(guān)矩陣 宏單元 邏輯分配器 與 陣列 時鐘發(fā)生器 I/0單元 輸出開關(guān)矩陣 輸入開關(guān)矩陣 宏單元 邏輯分配器 與 陣列 時鐘發(fā)生器 I/0單元 輸出開關(guān)矩陣 輸入開關(guān)矩陣 宏單元 邏輯分配器 與 陣列 ... ... 中 央 開 關(guān) 矩 陣 時鐘 GAL塊 GAL塊 圖 838 中央開關(guān)矩陣結(jié)構(gòu) (2) 中央開關(guān)矩陣結(jié)構(gòu) 中央開關(guān)矩陣結(jié)構(gòu)由多個GAL 塊 和一個中央可編程開關(guān)矩陣 互連而成 。接收所有來自專用輸入和輸入到中央開關(guān)矩陣的信號 ， 并將它們送到各 GAL 塊 。 圖 839 XC7354的基本結(jié)構(gòu) UIM FFB1 輸出 9 12 9 FB6 21 9 I/O 模塊 3 18 FB5 21 9 3 FFB2 輸出 9 12 9 FB3 21 9 I/O 模塊 3 18 FB4 21 9 3 快速輸入 12 12 典型器件及應(yīng)用舉例 （ 一 ） XC7354器件 １ ． 基本結(jié)構(gòu) XC7354屬于通用互連陣列 UIM結(jié)構(gòu)型器件 。 由 4個高集成度功能模塊 FB和 2個快速功能模塊FFB構(gòu)成 ， 模塊之間通過通用互連矩陣 UIM連接 。 12 9 5 ≥1 1 2 C1 1D Q 2 快速時鐘 全局高速 輸出使能 前面宏單元 的乘積和 與 陣列 乘積項(xiàng) 控制 后面宏單元 的乘積和 每個宏單元 5個獨(dú)享乘積項(xiàng) 寄存器 透明控制 9個宏單元之一 反饋到 UIM 從引出端反饋到 UIM 9個來自 FFB 宏單元的反饋 24個來自 UIM的輸入 12個快速輸入 圖 8310 XC7354快速功能模塊 FFB原理圖 S/R (1) 快速功能模塊 （ FFB） 24個輸入，每個輸入可從三種輸入信號中選擇。 共 45個乘積項(xiàng)，每 5個驅(qū)動 1個宏單元，其中 4個經(jīng) 或非 運(yùn)算作為觸發(fā)器輸入，第 5個作為 S/R信號。 1 ≥1 ≥1 1 C1 Q C1 1D/1T Q 1D/1T 宏單元 N+1 S/R 宏單元 N 快速時鐘 來自前面宏單元 單個乘積項(xiàng)輸出 可提供 8～ 36個 乘積項(xiàng)和輸出 圖 8311 快速功能模塊 乘積項(xiàng)的擴(kuò)展 每個宏單元的乘積項(xiàng) 或 門可以利用快速功能模塊的乘積項(xiàng)分配電路被擴(kuò)展 ， 提供乘積項(xiàng)分配的靈活性 。 將乘積項(xiàng)的和分配到相鄰宏單元 ， 相當(dāng)于使乘積項(xiàng)的 或 門擴(kuò)展了 4個輸入 ， 因此最多可實(shí)現(xiàn) 36個乘積項(xiàng)的復(fù)雜邏輯電路 。 (2) 高集成度功能模塊 （ FB） 邏輯圖 FB采用 GAL型結(jié)構(gòu) ， 帶有 可編程乘積項(xiàng)陣列 和 可編程多個宏單元 。 各 FB通過 UIM連接 ， 每個 FB可以從 UIM接收 21個信號 ， 還可以從
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