可編程邏輯器件復(fù)習(xí)-展示頁
2025-05-08 05:05本頁面
【正文】 器也稱布局布線器，完成目標(biāo)系統(tǒng)在器件上的布局布線，將綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。 ?設(shè)計(jì)輸入 第一章 概述 ?HDL綜合 6. EDA設(shè)計(jì)流程 ?適配 ?編程下載 ?設(shè)計(jì)輸入 下載器（編程器）把設(shè)計(jì)下載到對應(yīng)的實(shí)際器件中，實(shí)現(xiàn)硬件設(shè)計(jì)。 通常，將對 CPLD的下載稱為編程，對 FPGA中的SRAM進(jìn)行直接下載的方式稱為配置。Quartus II提供了完整的多平臺設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)（ SOPC）設(shè)計(jì)的綜合性環(huán)境和 SOPC開發(fā)的基本設(shè)計(jì)工具，并為 Altera DSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。 Quartus II支持 Altera的 IP核，包含了 LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。 第一章 概述 8. IP核 第 2章 概述 1. CPLD結(jié)構(gòu) CPLD(Complex Programmable Logic Device)復(fù)雜 可編程邏輯器件 ，是從 PAL和 GAL器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于 大規(guī)模集成電路 范圍。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片 中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng) . CPLD主要是由可編程邏輯 宏單元 (MC， Macro Cell)圍繞中心的可編程互連 矩陣 單元組成。由于 CPLD內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測的缺點(diǎn)。 在編程方式上 ,CPLD主要是基于 E2PROM或 FLASH存儲器編程 ,編程次數(shù)可達(dá) 1萬次 ,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。 第 2章 概述 2. FPGA結(jié)構(gòu) 將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為 FPGA，如 Xilinx的SPARTAN系列、 Altera的 FLEX10K或 ACEX1K系列等。其優(yōu)點(diǎn)是可以編程任意次 ,可在工作中快速編程 ,從而實(shí)現(xiàn)板級和系統(tǒng)級的動(dòng)態(tài)配置。 目前 FPGA中多使用 4輸入的 L
試題試卷相關(guān)推薦
鄂ICP備17016276號-1