數(shù)字電子技術(shù)之可編程邏輯器件培訓(xùn)課件(完整版)
【正文】 義： 連續(xù)兩次讀?。ɑ?qū)懭耄┎僮魉g隔的最短時(shí)間。216。 存儲(chǔ)單元是一個(gè) 或門(mén)陣列 ，每一個(gè)位線是將所對(duì)應(yīng)的與項(xiàng)相加，是最小項(xiàng)之和。★ PROM通用陣列圖表示法：將字線和位線畫(huà)成相互垂直的一個(gè)陣列，字線和位線的每一個(gè)交叉點(diǎn)對(duì)應(yīng)一個(gè)存儲(chǔ)單元，在交叉點(diǎn)上畫(huà)一個(gè) “點(diǎn) ” ，表示該單元存 “ 1” ，否則表示該單元存 “ 0” 。電 可擦除可編程只讀存儲(chǔ)器 E2PROM（ 1）特點(diǎn)u可用電信號(hào)進(jìn)行在線擦除與重寫(xiě)，需要時(shí)間很短。清華大學(xué)電機(jī)系唐慶玉2023年 11月 15日編AND陣列可編程 OR陣列可編程O(píng)2 O1 O0I2 I1 I0輸出輸入問(wèn)題：① 圖中的四個(gè)輸出的邏輯式分別是什么？② 該電路能否用來(lái)設(shè)計(jì)時(shí)序邏輯電路？ 可編程陣列邏輯 PALu可編程陣列邏輯（ Programmabee Array Logic）u70年代末由 MMI公司推出u雙極性工藝、熔絲編程方式（一次性編程）u是在 FPLA（現(xiàn)場(chǎng)可編程邏輯陣列）基礎(chǔ)上發(fā)展而來(lái)的。uGAL器件的輸出端設(shè)置了可編程的輸出邏輯宏單元 OLMC（ Output Logic Macro Cell）。 XOR(n)是控制字中的一位， n為引腳號(hào)。在 AC1(n)、 AC0控制下選擇 D觸發(fā)器的 Q、本級(jí) OLMC輸出、鄰級(jí) OLMC的輸出或地電平作為反饋源送回與陣列作為輸入信號(hào)。 AC0, AC1(n)兩者配合控制各 MUX的工作。這些電路結(jié)構(gòu)完全可以取代 PAL器件的各種輸出電路結(jié)構(gòu)。 MAX7000A 所有宏單元的 OLMC 都能單獨(dú)的被配置成組合邏輯工作方式或時(shí)序邏輯工作方式。FPGA的基本結(jié)構(gòu)形式示意圖：uFPGA 的大部分引腳都與可編程的 IOB 相連，均可根據(jù)需要設(shè)置成輸入端或輸出端。而由于每個(gè)信號(hào)的傳輸途徑各異，所以傳輸延遲時(shí)間也就不可能相等。u開(kāi)發(fā) PLD 器件必須具備以下條件：一臺(tái) PC 機(jī)， PLD 的開(kāi)發(fā)軟件，編程電纜或硬件編程器以及相應(yīng)的 PLD 器件和功能部件。 可編程邏輯器件的編程技術(shù)3. 邊界掃描測(cè)試技術(shù)u邊界掃描技術(shù)是一種應(yīng)用于數(shù)字集成電路器件的標(biāo)準(zhǔn)化可測(cè)試性設(shè)計(jì)方法，提供了對(duì)電路板上元件的功能、互連及相互間影響進(jìn)行測(cè)試的一種新方案，極大地方便了系統(tǒng)電路的測(cè)試。u大大減少了產(chǎn)品的測(cè)試時(shí)間，縮短了產(chǎn)品的設(shè)計(jì)和開(kāi)發(fā)周期。uISP 技術(shù)不再需要編程器，只需要通過(guò)計(jì)算機(jī)接口和編程電纜，對(duì)已經(jīng)裝配在系統(tǒng)中的 PLD 進(jìn)行編程。uFPGA 中的編程數(shù)據(jù)具有掉電易失性。u為了能將這些 CLB 靈活地連接成各種應(yīng)用電路，在 CLB 之間的布線區(qū)內(nèi)配備了豐富的連線資源。所有 I/O 引腳都有一個(gè)三態(tài)輸出緩沖器，可以從 6～ 16 個(gè)全局輸出使能信號(hào)中選擇一個(gè)信號(hào)作為其控制信號(hào)，也可以選擇集電極開(kāi)路輸出。u可擦除可編程邏輯器件 EPLDu復(fù)雜可編程邏輯器件 CPLDu現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA1. 是一種集成度比 PAL和 GAL高得多的高密度 PLD（ 1萬(wàn)門(mén)以上）。 XOR(n)=0時(shí)，輸出低有效； XOR(n)=1 時(shí)，輸出高有效。圖中 XOR(n)和 AC1(n)字段下的數(shù)字對(duì)應(yīng)各個(gè)OLMC的引腳號(hào)。 ? 4個(gè)多路開(kāi)關(guān) (MUX)在結(jié)構(gòu)控制字段作用下設(shè)定輸出邏輯宏單元的組態(tài)。uGAL16V8的電路結(jié)構(gòu)圖 通用陣列邏輯 （ GAL） GAL的基本電路結(jié)構(gòu)及特點(diǎn)GAL16V8I0/CLK I1 I2 I3 I4 I5 I6 I7 I8 GNDVCC F7 F6 F5 F4 F3 F2 F1 F0 I9/OE20 1110129腳輸入（固定）1腳時(shí)鐘（可定義成輸入）11腳 輸出使能（可定義成輸入）1219腳輸出（也可定義成輸入）I/O O I/OGAL16V8的引腳圖： 輸出邏輯宏單元 (OLMC)
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