可編程邏輯器件基礎(chǔ)-文庫吧資料
2025-01-05 14:25本頁面
【正文】 支持 IO標(biāo)準(zhǔn)豐富。 ⑤ CPLD保密性好 ,FPGA保密性差。 FPGA大部分是基于SRAM編程 ,編程信息在系統(tǒng)斷電時丟失 ,每次上電時 ,需從器件外部將編程數(shù)據(jù)重新寫入 SRAM中。 ③ FPGA的集成度比 CPLD高 ,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。換句話說 ,FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu) ,而 CPLD更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。 互連線按相對長度分為單線、雙線和長線三種。 7. FPGA的原理與結(jié)構(gòu)（九） 7. FPGA的原理與結(jié)構(gòu)（十） ⑶ 可編程互連資源 (IR) 包括各種長度的連線線段和一些可編程連接開關(guān)。 目前 FPGA中多使用 4輸入的 LUT 7. FPGA的原理與結(jié)構(gòu)（七） 7. FPGA的原理與結(jié)構(gòu)（八） 4輸入與門 實際邏輯電路 LUT的實現(xiàn)方式 a,b,c,d 輸入 邏輯輸出 地址 RAM中存儲的內(nèi) 容 0000 0 0000 0 0001 0 0001 0 .... 0 ... 0 1111 1 1111 1 ⑵ 可編程輸入／輸出模塊 (IOB) 提供了器件引腳和內(nèi)部邏輯陣列的接口電路。 主要的 FPGA/CPLD廠商： Xilinx Altera Lattice Actel（ 已被 MicroSemi收購） 7. FPGA的原理與結(jié)構(gòu)（二） 優(yōu)點： 密度高、編程速度快、設(shè)計靈活和可再配置等 工作特點： 1. 功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定； 2. 工作時配置數(shù)據(jù)存放在片內(nèi)的 SRAM上； 3. 工作前需要從芯片外部加載配置數(shù)據(jù)； 4. 配置數(shù)據(jù)存儲在片外的 EPROM、 E2PROM等設(shè)備中； 5. 可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂現(xiàn)場編程。 ⑴ 宏功能模塊 （五） 每個 I/O可被獨立的配置為輸入、輸出或雙向 擺率控制 ⑵ I/O控制塊 I/O控制塊的作用是以合適的電平（如 TTL， CMOS， ECL，PECL或 LVDS）把內(nèi)部信號驅(qū)動到 CPLD器件的外部引腳上，或?qū)⑼獠縼淼男盘査偷狡骷?nèi)部。 基本由三部分組成： 宏功能模塊 I/O控制塊 連線陣列 （三） CPLD的結(jié)構(gòu)圖 （四） ⑴ 宏功能模塊，也稱宏單元 每個宏單元由以下幾個功能塊組成： 邏輯陣列（可編程的與陣列、固定的或陣列） 可編程寄存器 數(shù)據(jù)選擇器 異或門、三態(tài)門等 宏單元可以被單獨的配置為時序邏輯或組合邏輯工作方式?，F(xiàn)在的可編程邏輯器件以大規(guī)模、超大規(guī)模集成電路工藝制造的 CPLD、FPGA為主。 GAL比 PAL更靈活，功能更強，應(yīng)用更方便，幾乎能替代所有的 PAＬ器件 PLD的原理與結(jié)構(gòu)（九） GAL22V10的結(jié)構(gòu)（局部） PLD的原理與結(jié)構(gòu)（十） GAL22V10的 OLMC結(jié)構(gòu) 通過 S1和 S0控制輸出是低電平有效還是高電平有效、是組合邏輯輸出還是寄存器輸出 S1和 S0可通過編程控制 （一） 前面所述 PROM、 PLA、 PAL、 GAL器件都屬于低密度器件，而 EPLD、 CPLD和 FPGA都屬于高密度器件。 (4)電擦除、電可編程方式， (EEPROM、快閃存儲器（ Flash Memory）），如多數(shù) CPLD (5)靜態(tài)存儲器（ S
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