【正文】 每個(gè) IOB為器件的外部封裝引腳與內(nèi)部用戶邏輯之間提供一個(gè)可編程接口。 第 2章 大規(guī)?？删幊踢壿嬈骷? (1) 通用互連 (Genera Purpose Interconnect)。如圖 ，直接互連提供供相鄰 CLB及 CLB與 IOB之間最有效的網(wǎng)絡(luò)連接。 第 2章 大規(guī)模可編程邏輯器件 下面僅對 XC4000系列的 CLB結(jié)構(gòu)作一些介紹 ， 其他方面的改進(jìn)請參見后面的列表及參考文獻(xiàn) 。能發(fā)生器邏輯功F 1 F 4F 4F 3F 2F 1HG39。函數(shù)B1A1C O U TS U M 1S U M 0F1F2F3F4ML O G I CC A R R YA0B0G1G2G3G4C I N 2C I N 1L O G I CC A R R YF1 ～ F4F39。 (2) 一個(gè) 32 1 RAM，有一個(gè)數(shù)據(jù)輸入和一個(gè)數(shù)據(jù)輸出。 第 2章 大規(guī)模可編程邏輯器件 圖 (c)實(shí)際上表示由 4個(gè)邏輯單元組成的 XC5000系列的可配置邏輯塊 (CLB)，所以，每個(gè) CLB有 20個(gè)獨(dú)立的輸入和 12個(gè)獨(dú)立的輸出，上、下邏輯單元可配置成實(shí)現(xiàn) 5輸入函數(shù)。 先進(jìn)的仿真工具在 XC5000結(jié)構(gòu)開發(fā)期間被用來決定要求的布線資源的最優(yōu)程度 。 第 2章 大規(guī)?？删幊踢壿嬈骷? FPGA的配置模式由芯片引腳 M0、 M1和 M2的狀態(tài)決定 。 主動并行配置模式電路如圖 。該模式為 PC機(jī)或單片機(jī)系統(tǒng)加載 FPGA配置數(shù)據(jù)提供了最簡單的接口。配置數(shù)據(jù)存入芯片內(nèi)部的輸入緩沖寄存器，在 FPGA內(nèi)部將并行配置數(shù)據(jù)變?yōu)榇袛?shù)據(jù)。 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 XC2022/XC3000/XC3100及 XC4000系列的配置模式 第 2章 大規(guī)?？删幊踢壿嬈骷? 1. 主動串行配置模式 選擇主動串行模式時(shí) ， 需要附加一個(gè)外部串行存儲器 EPROM或 PROM， 事先將配置數(shù)據(jù)寫入外部存儲器 。 2) XC8100系列 XC8100系列瞄準(zhǔn) 3個(gè)主要應(yīng)用： ① 高級設(shè)計(jì)語言(HDL)和邏輯綜合的設(shè)計(jì)； ② 通用的邏輯應(yīng)用 ， 特別是遠(yuǎn)程通信和工業(yè)控制； ③ 要求單片 FPGA的應(yīng)用 。 第 2章 大規(guī)模可編程邏輯器件 2) 多用環(huán) I/O接口 (VerasRing I/O Interface) 在 XC5000系列中， I/O塊和核心邏輯之間的接口已被重新設(shè)計(jì)， I/O塊與核心邏輯完全去耦。 XC5000系列結(jié)構(gòu)的一個(gè)概念性簡化模型如圖 (a)所示。MD1WEND A T AWE發(fā)生器函數(shù)D A T AWEF2F1F3F4G4G3G2G1F 39。D I N～G 1 ～ G4G 4G 3G 2G 1G 1 ～ G4H39。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 XC4000系列的 CLB 4H1D I N / H 2 SR H0控制S / RRDBCDQSDHG39。與水平長線相鄰的有一系列三態(tài)門，它們可實(shí)現(xiàn)三態(tài)總線和“ 線與 ” 、 “ 線或 ” 功能，水平長線兩端帶有上拉電阻。 未編程器件的矩陣引腳都是無連接的 。 在正常工作模式 ， 開關(guān)晶體管處于 OFF狀態(tài) ， 不影響單元的穩(wěn)定性 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 XC3000/XC3100系列的 CLB結(jié)構(gòu) YX1 ( 使能)0 ( 輸入)RDKECECDABQY( 整體復(fù)位)DIGQXFQRDDM U X10FGD I NFGD I NQRDDM U X10GFQYQX發(fā)生器輯功能組合邏輸入數(shù)據(jù)變量邏輯時(shí)鐘使能直接復(fù)位時(shí)鐘第 2章 大規(guī)模可編程邏輯器件 CLB的組合邏輯部分使用 32 1(或 16 2)查找表(Look up Table)存儲器來實(shí)現(xiàn)布爾函數(shù)。 第 2章 大規(guī)模可編程邏輯器件 圖 IOE結(jié)構(gòu)圖 I / O 控制到行互連或列互連來自行互連或列互連CLR0CLRI/OE0OE49OE3CLKI/OE1CLK0OE266可編程反向器V CCV CCC L R ND Q轉(zhuǎn)換率控制第 2章 大規(guī)?？删幊踢壿嬈骷? 3． MAX9000系列 MAX9000系列器件的特性可參見 FLEX10K系列及表 ， 器件結(jié)構(gòu)可參見 FLEX8000系列及圖～圖 。 另外 ， 每個(gè)互連可驅(qū)動 I/O端口或饋送到器件的其他 LAB。它們連接相鄰的 LE，而不占用局部互連資源。 下面對 FLEX8000器件的邏輯單元 、邏輯陣列塊 、 快速通道互連和輸入 /輸出單元作進(jìn)一步的說明 。 FLEX8000器件特性如表。 第 2章 大規(guī)模可編程邏輯器件 圖 FLEX10K列到 IOE的連接 2 個(gè)列通道多路選擇器驅(qū)動每個(gè) IO E 最多可驅(qū)動每個(gè) I O E 由一個(gè) 16 選 1↓↑列連線帶nmnnmI O E 1I O E 1第 2章 大規(guī)?？删幊踢壿嬈骷? 2． FLEX8000系列器件 FLEX8000系列器件是高密度陣列嵌入式可編程邏輯器件系列 ， 采用 μm CMOS SRAM工藝制造；具有在系統(tǒng)可配置特性；在所有 I/O端口中有輸入 /輸出寄存器； V 或 V 工作模式；由 Altera 公司的MAX+plusⅡ 開發(fā)系統(tǒng)提供軟件支持 ， 可在 PC機(jī)或工作站上運(yùn)行 。 連接每一行通道的每個(gè)邊的 IOE可達(dá) 8個(gè) ， 如圖 。圖 FLEX10K的 I/O單元 (IOE)。其中每個(gè)LAB根據(jù)其位置標(biāo)號表示其所在位置，位置標(biāo)號由表示行的字母和表示列的數(shù)字組成。 行互連能夠驅(qū)動 I/O引腳 ， 饋給器件中的其他 LAB。 FLEX10K的結(jié)構(gòu)提供了兩條專用高速通路，即進(jìn)位鏈和級聯(lián)鏈，它們連接相鄰的 LE但不占用通用互連通路。 LAB構(gòu)成了 FLEX10K結(jié)構(gòu)的 “ 粗粒度 ” 構(gòu)造 ， 可以有效地布線 ， 并使器件的利用率和性能提高 。 因?yàn)樗艽笠埠莒`活 ， 還可應(yīng)用于數(shù)字濾波和微控制器等領(lǐng)域 。 每組 LE連接到 LAB， LAB被分成行和列 ， 每行包含一個(gè) EAB。 第 2章 大規(guī)模可編程邏輯器件 嵌入陣列由一系列嵌入陣列塊 (EAB)構(gòu)成。 第 2章 大規(guī)模可編程邏輯器件 為了增加邏輯系統(tǒng)要求的集成度，可編程邏輯不僅要增加密度，而且要有效地實(shí)現(xiàn)大量的邏輯電路。 第 2章 大規(guī)?？删幊踢壿嬈骷? (3) 在組合邏輯輸出方式中 ， 通過編程控制可實(shí)現(xiàn) 8或 12個(gè)積項(xiàng)和的組合邏輯輸出 ， 而模塊中的中 、下兩路和項(xiàng)仍可分別饋送到兩個(gè)觸發(fā)器的 D1和 D2端 ，它們的輸出 Q1和 Q2為 “ 內(nèi)藏 ” 工作方式 ， 可通過編程反饋到邏輯陣列總線中去 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 與 PAL兼容的 CPLD的 I/O控制模塊結(jié)構(gòu) 輸出極性選擇8D Q輸出選擇由可編程邏輯陣列來反饋選擇I / O 端第 2章 大規(guī)?？删幊踢壿嬈骷? 2) 與 GAL器件相兼容的 I/O模塊 ——輸出宏單元 如圖 ， 從邏輯陣列單元輸出的積項(xiàng)和首先送到輸出宏單元 (OMC－ Output Macro Cell)的輸出極性選擇電路 ， 由 EPROM單元構(gòu)成的可編程控制位來選擇該輸出極性 (原碼或它的補(bǔ)碼 )。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 邏輯陣列單元結(jié)構(gòu)圖 1時(shí)鐘3028262420 22 3435333231292725232119532 4 698111013121514 18171670反饋輸出控制積項(xiàng)和輸出I / O 端專用輸入端線項(xiàng)積OE第 2章 大規(guī)?？删幊踢壿嬈骷? 目前的 CPLD在邏輯陣列單元結(jié)構(gòu)方面作了很大改進(jìn) ， 下面討論幾種改進(jìn)的結(jié)構(gòu)形式 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 3． 從可編程特性上分類 從可編程特性上可將 PLD分為一次可編程和重復(fù)可編程兩類。 Lattice公司目前的 pLSI/ispLSI器件主要有 6個(gè)系列：pLSI/ispLSI1000、 202 3000、 5000、 6000和 8000系列，如表 。第 2章 大規(guī)模可編程邏輯器件 第 2章 大規(guī)?？删幊踢壿嬈骷? 可編程邏輯器件概述 復(fù)雜可編程邏輯器件 (CPLD) 現(xiàn)場可編程門陣列 (FPGA) 在系統(tǒng)可編程 (ISP)邏輯器件 FPGA和 CPLD的開發(fā)應(yīng)用選擇 習(xí)題 第 2章 大規(guī)?？删幊踢壿嬈骷? 可編程邏輯器件概述 PLD的發(fā)展進(jìn)程 最早的可編程邏輯器件出現(xiàn)在 20世紀(jì) 70年代初，主要是可編程只讀存儲器 (PROM)和可編程邏輯陣列(PLA)。 第 2章 大規(guī)模可編程邏輯器件 表 Xilinx系列產(chǎn)品主要性能 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 Lattice系列產(chǎn)品主要性能 第 2章 大規(guī)?？删幊踢壿嬈骷? PLD的種類及分類方法 目前生產(chǎn) PLD的廠家有 Xilinx、 Altera、 Actel、Atemel、 AMD、 ATamp。一次可編程的典型產(chǎn)品是 PROM、 PAL和熔絲型 FPGA，其他大多是重復(fù)可編程的。 1) 乘積項(xiàng)數(shù)目不同的邏輯陣列單元 圖 12個(gè)專用輸入端和 10個(gè) I/O端的 CPLD，共有 10個(gè)邏輯陣列單元，分成 5個(gè)邏輯單元對，各對分別由不同數(shù)量的乘積項(xiàng)組成。 每個(gè) OMC中還有由EPROM單元構(gòu)成的兩個(gè)結(jié)構(gòu)控制位 ， 根據(jù)構(gòu)形單元表 ，OMC可實(shí)現(xiàn)如圖 4種不同的工作方式 。 (4) 在寄存器輸出方式中，上、中兩路組合成 8個(gè)積項(xiàng)和自動饋送到觸發(fā)器 D1輸入端，而下路的和項(xiàng)除饋送到觸發(fā)器 D2輸入端為“內(nèi)藏”工作方式外，還可與 D1共享。FLEX10K系列以工業(yè)上最大的 PLD (達(dá)到 10萬門 ) 為特征，包括嵌入式陣列、多組低延時(shí)時(shí)鐘和內(nèi)部三態(tài)總線等結(jié)構(gòu)特性，提供了復(fù)雜邏輯設(shè)計(jì)所需的性能和利用主系統(tǒng)級集成的要求。實(shí)現(xiàn)存儲功能時(shí)，每個(gè) EAB提供 2048比特，可以用來完成RAM、 ROM、雙口 RAM或者 FIFO功能。LAB和 EAB由快速通道互相連接 。 第 2章 大規(guī)?？删幊踢壿嬈骷? EAB為驅(qū)動和控制時(shí)鐘信號提供靈活的選擇 ， 如圖 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 FLEX10K的 LAB 行連線帶166LA B 局部連線專用輸入與全局信號與級聯(lián)輸入進(jìn)位輸入進(jìn)位輸出與級聯(lián)輸出4248 16列連線帶列到行連線帶LE 7LE 82288444444444LA B 控制信號LE 6LE 5LE 4LE 3LE 2LE 1? ? ???????第 2章 大規(guī)模可編程邏輯器件 3) 邏輯單元 (LE) LE是 FLEX10K結(jié)構(gòu)里的最小邏輯單位 ， 它很緊湊 ，能有效地實(shí)現(xiàn)邏輯功能 。 進(jìn)位鏈提供 LE之間非?？?( ns)的進(jìn)位功能。 列連線帶連接行與行之間的信號 ， 并驅(qū)動 I/O引腳 。例如， LAB B3位于B行 3列。 第 2章 大規(guī)?？删幊踢壿嬈骷?