【正文】 第 2章 大規(guī)模可編程邏輯器件 第 2章 大規(guī)模可編程邏輯器件 可編程邏輯器件概述 復(fù)雜可編程邏輯器件 (CPLD) 現(xiàn)場(chǎng)可編程門陣列 (FPGA) 在系統(tǒng)可編程 (ISP)邏輯器件 FPGA和 CPLD的開(kāi)發(fā)應(yīng)用選擇 習(xí)題 第 2章 大規(guī)?？删幊踢壿嬈骷? 可編程邏輯器件概述 PLD的發(fā)展進(jìn)程 最早的可編程邏輯器件出現(xiàn)在 20世紀(jì) 70年代初，主要是可編程只讀存儲(chǔ)器 (PROM)和可編程邏輯陣列(PLA)。例如， Altera公司就提供了 8種通用 PLD系列產(chǎn)品，如表 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 Altera系列產(chǎn)品主要性能 第 2章 大規(guī)?？删幊踢壿嬈骷? 美國(guó) Xilinx公司在 1985年推出了世界上第一塊現(xiàn)場(chǎng)可編程門陣列 (FPGA)器件，最初 3個(gè)完整的系列產(chǎn)品分別被命名為 XC202 XC3000和 XC4000，共有 19個(gè)品種，后來(lái)又增加了低電壓 ( V)的“ L”系列、多 I/O引腳的“ H”系列及更高速的“ A”系列，并推出了與XC3000兼容的 XC3100/A系列，在 XC4000的基礎(chǔ)上又增加了“ E”和“ EX”系列。 第 2章 大規(guī)模可編程邏輯器件 在 1995年， Xilinx公司又推出了 XC5000、 XC6200和XC8100 FPGA系列，并取得了突破性進(jìn)展。而后又推出了 Spartan和 Virture系列。 Xilinx公司還有 3個(gè) EPLD系列產(chǎn)品： XC7200、 XC7300和 XC9500。 Xilinx系列產(chǎn)品主要性能如表 。 Lattice公司目前的 pLSI/ispLSI器件主要有 6個(gè)系列：pLSI/ispLSI1000、 202 3000、 5000、 6000和 8000系列，如表 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 Xilinx系列產(chǎn)品主要性能 第 2章 大規(guī)?？删幊踢壿嬈骷? 表 Lattice系列產(chǎn)品主要性能 第 2章 大規(guī)模可編程邏輯器件 PLD的種類及分類方法 目前生產(chǎn) PLD的廠家有 Xilinx、 Altera、 Actel、Atemel、 AMD、 ATamp。T、 Cypress、 Intel、 Motorola、Quicklogic、 TI(Texas Instrument)等。常見(jiàn)的 PLD產(chǎn)品有： PROM、 EPROM、 EEPROM、 PLA、 FPLA、 PAL、GAL、 CPLD、 EPLD、 EEPLD、 HDPLD、 FPGA、pLSI、 ispLSI、 ispGAL和 ispGDS等。 PLD的分類方法較多，也不統(tǒng)一，下面簡(jiǎn)單介紹 4種。 第 2章 大規(guī)?？删幊踢壿嬈骷? 1． 從結(jié)構(gòu)的復(fù)雜程度分類 從結(jié)構(gòu)的復(fù)雜程度上一般可將 PLD分為簡(jiǎn)單 PLD和復(fù)雜 PLD(CPLD)，或分為低密度 PLD和高密度PLD(HDPLD)。 2． 從互連結(jié)構(gòu)上分類 從互連結(jié)構(gòu)上可將 PLD分為確定型和統(tǒng)計(jì)型兩類 。 確定型 PLD提供的互連結(jié)構(gòu)每次用相同的互連線實(shí)現(xiàn)布線，所以，這類 PLD的定時(shí)特性常常可以從數(shù)據(jù)手冊(cè)上查閱而事先確定。 第 2章 大規(guī)模可編程邏輯器件 3． 從可編程特性上分類 從可編程特性上可將 PLD分為一次可編程和重復(fù)可編程兩類。一次可編程的典型產(chǎn)品是 PROM、 PAL和熔絲型 FPGA，其他大多是重復(fù)可編程的。 4． 從可編程器件的編程元件上分類 最早的 PLD器件 (如 PAL)大多采用的是 TTL工藝，但后來(lái)的 PLD器件 (如 GAL、 EPLD、 FPGA及 pLSI/ISP器件 )都采用 MOS工藝 (如 NMOS、 CMOS、 E2CMOS等 )。 第 2章 大規(guī)?？删幊踢壿嬈骷? 復(fù)雜可編程邏輯器件 (CPLD) CPLD的基本結(jié)構(gòu) 早期的 CPLD主要用來(lái)替代 PAL器件 ， 所以其結(jié)構(gòu)與 PAL、 GAL基本相同 ， 采用了可編程的與陣列和固定的或陣列結(jié)構(gòu) 。 再加上一個(gè)全局共享的可編程與陣列 ， 把多個(gè)宏單元連接起來(lái) ， 并增加了 I/O控制模塊的數(shù)量和功能 。 可以把 CPLD的基本結(jié)構(gòu)看成由邏輯陣列宏單元和 I/O控制模塊兩部分組成 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 1． 邏輯陣列宏單元 在較早的 CPLD中，由結(jié)構(gòu)相同的邏輯陣列組成宏單元模塊。一個(gè)邏輯陣列單元的基本結(jié)構(gòu)如圖 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 邏輯陣列單元結(jié)構(gòu)圖 1時(shí)鐘3028262420 22 3435333231292725232119532 4 698111013121514 18171670反饋輸出控制積項(xiàng)和輸出I / O 端專用輸入端線項(xiàng)積OE第 2章 大規(guī)?？删幊踢壿嬈骷? 目前的 CPLD在邏輯陣列單元結(jié)構(gòu)方面作了很大改進(jìn) ， 下面討論幾種改進(jìn)的結(jié)構(gòu)形式 。 1) 乘積項(xiàng)數(shù)目不同的邏輯陣列單元 圖 12個(gè)專用輸入端和 10個(gè) I/O端的 CPLD，共有 10個(gè)邏輯陣列單元，分成 5個(gè)邏輯單元對(duì)，各對(duì)分別由不同數(shù)量的乘積項(xiàng)組成。 第 2章 大規(guī)模可編程邏輯器件 圖 積項(xiàng)線數(shù)不同的邏輯陣列單元 輸入線輸出邏輯ASYNCHRONOUS RESET( D I P , S M T )( 2 3 , 2 7 ) ( 2 2 , 2 6 ) ( 2 1 ,2 5 )( 2 0 , 2 4 )I / O( 1 9 , 2 3 ) ( 1 8 , 2 1 ) ( 1 7 , 2 0 ) ( 1 6 , 1 9 ) ( 1 5 , 1 6 ) ( 1 4 , 1 7 )( 1 3 , 1 6 )( D I P , S M T )( 1 , 2 ) ( 2 , 3 ) ( 3 , 4 ) ( 4 , 5 ) ( 5 , 6 )( 6 , 7 ) ( 7 , 9 ) ( 8 , 1 0 )( 9 , 1 1 ) ( 1 0 , 1 2 )( 1 1 , 1 3 )8 10 121416 1614 12 108SP79111315151311000000000OEOEOEOEOEOEOEOEOEAR OE0 974036322820161284024第 2章 大規(guī)?？删幊踢壿嬈骷? 2) 具有兩個(gè)或項(xiàng)輸出的邏輯陣列單元 圖 CPLD的結(jié)構(gòu)圖。由圖可見(jiàn)，每個(gè)單元中含有兩個(gè)或項(xiàng)輸出，而每個(gè)或項(xiàng)均有固定的 4個(gè)乘積項(xiàng)輸入。 3) 功能更多 、 結(jié)構(gòu)更復(fù)雜的邏輯陣列單元 隨著集成規(guī)模和工藝水平的提高，出現(xiàn)了大批結(jié)構(gòu)復(fù)雜、功能更多的邏輯陣列單元形式。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 具有兩個(gè)固定積項(xiàng)和輸出的 CPLD的結(jié)構(gòu)圖 VOQP44宏單元反饋I / O 端輸入端前一宏單元來(lái)去前一宏單元選擇輸出雙反饋時(shí)鐘選擇異步時(shí)鐘路電選 擇項(xiàng)積極性選擇同步時(shí)鐘下一宏單元來(lái)去下一個(gè)宏單元輸出允許 第 2章 大規(guī)?？删幊踢壿嬈骷? 2. I/O控制模塊 CPLD中的 I/O控制模塊 ， 根據(jù)器件的類型和功能不同 ， 可有各種不同的結(jié)構(gòu)形式 ， 但基本上每個(gè)模塊都由輸出極性轉(zhuǎn)換電路 、 觸發(fā)器和輸出三態(tài)緩沖器三部分及與它們相關(guān)的選擇電路所組成 。 下面介紹在 CPLD中廣泛采用的幾種 I/O控制模塊 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 1) 與 PAL器件相兼容的 I/O模塊 如圖 ， 可編程邏輯陣列中每個(gè)邏輯陣列邏輯單元的輸出都通過(guò)一個(gè)獨(dú)立的 I/O控制模塊接到 I/O端 ，通過(guò) I/O控制模塊的選擇實(shí)現(xiàn)不同的輸出方式 。 根據(jù)編程選擇 ， 各模塊可實(shí)現(xiàn)組合邏輯輸出和寄存器輸出方式 。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 與 PAL兼容的 CPLD的 I/O控制模塊結(jié)構(gòu) 輸出極性選擇8D Q輸出選擇由可編程邏輯陣列來(lái)反饋選擇I / O 端第 2章 大規(guī)模可編程邏輯器件 2) 與 GAL器件相兼容的 I/O模塊 ——輸出宏單元 如圖 ， 從邏輯陣列單元輸出的積項(xiàng)和首先送到輸出宏單元 (OMC－ Output Macro Cell)的輸出極性選擇電路 ， 由 EPROM單元構(gòu)成的可編程控制位來(lái)選擇該輸出極性 (原碼或它的補(bǔ)碼 )。 每個(gè) OMC中還有由EPROM單元構(gòu)成的兩個(gè)結(jié)構(gòu)控制位 ， 根據(jù)構(gòu)形單元表 ，OMC可實(shí)現(xiàn)如圖 4種不同的工作方式 。 第 2章 大規(guī)模可編程邏輯器件 圖 OMC結(jié)構(gòu)圖 反饋清零CKD QC預(yù)置位輸出選擇I / O 控制 模塊O1O2O3O4I / O12F1 F2 F3時(shí)鐘第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 OMC的 4種不同的工作方式 寄存器輸出雙向 I / O ( 組合方式)SPARC L KQ1固定輸入C L RSF ( I )F ( B ) F ( B )F ( D ) F ( D )OESS固定輸出F ( O ) F ( O )第 2章 大規(guī)?？删幊踢壿嬈骷? 3) 觸發(fā)器可編程的 I/O模塊 為了進(jìn)一步改善 I/O控制模塊的功能，對(duì) I/O模塊中的觸發(fā)器電路進(jìn)行改進(jìn)并由 EPROM單元進(jìn)行編程，可實(shí)現(xiàn)不同類型的觸發(fā)器結(jié)構(gòu)，即 D、 T、 JK、 RS等類型的觸發(fā)器，如圖 。 4) 具有兩路積項(xiàng)和輸入與兩個(gè)觸發(fā)器結(jié)構(gòu)的 I/O控制模塊 如圖 ，模塊中兩個(gè)觸發(fā)器可獨(dú)立地反饋回邏輯陣列。 第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 觸發(fā)器可編程的 I/O控制模塊結(jié)構(gòu) RDKJS NNV CC鐘時(shí)步同編程陣列來(lái)結(jié)構(gòu)選擇觸發(fā)器極性選擇時(shí)鐘輸出允許控制I / O反饋選擇輸出選擇第 2章 大規(guī)?？删幊踢壿嬈骷? 圖 具有兩路積項(xiàng)和輸入與兩個(gè)觸發(fā)器的 I/O控制模塊結(jié)構(gòu) 去邏輯陣列E N A B L E邏輯陣列來(lái)S1C L K 1A R 1S2C L K 2A R 2DSPCDSPC輸出選擇I / O第 2章 大規(guī)模可編程邏輯器件 5) 具有三路積項(xiàng)和輸入與兩個(gè)觸發(fā)器的 I/O控制模塊 如圖 ， 每個(gè) I/O模塊可接受三路積項(xiàng)和輸入 ，每路各有 4個(gè)乘積項(xiàng) 。 利用 EPROM控制單元的編程 ， 可實(shí)現(xiàn)下列功能 。 第 2章 大規(guī)模可編程邏輯器件 圖 具有三路積項(xiàng)和輸入與兩個(gè)觸發(fā)器的 I/O控制模塊結(jié)構(gòu) 444ENQ2Q1I / OQ2Q1S3S0S2S1A R 2C L K 2A R 1C L K 1輯列陣邏去項(xiàng)和個(gè)3極性選擇QDQD第 2章 大規(guī)模可編程邏輯器件 (1) 一路積項(xiàng)和的輸出直接饋送到 I/O端 ， 而另兩路積項(xiàng)和的輸出則分別饋送到兩個(gè)觸發(fā)器的輸入端 D1和D2， 它們的輸出均可為 “ 內(nèi)藏 ” 工作方式 ， 通過(guò)編程控制可反饋到邏輯陣列總線中去 。 (2) 在實(shí)現(xiàn)組合邏輯輸出或寄存器方式輸出之前，三路和項(xiàng)還可以通過(guò)編程組合在一起，以實(shí)現(xiàn)高達(dá) 12個(gè)積項(xiàng)和的組合邏輯輸出或寄存器輸出。 第 2章 大規(guī)?？删幊踢壿嬈骷? (3) 在組合邏輯輸出方式中 ， 通過(guò)編程控制可實(shí)現(xiàn) 8或 12個(gè)積項(xiàng)和的組合邏輯輸出 ， 而模塊中