【正文】 (有抑制噪聲的作用 )。 當(dāng) IOB控制的引腳被定義為輸出時(shí) ， CLB陣列的輸出信號(hào)OUT(或 )也可以有兩條傳輸途徑：一條是直接經(jīng) MUX送至輸出緩沖器；另一條是先存入輸出通路 D觸發(fā)器 ， 再送至輸出緩沖器 。 D觸發(fā)器可通過(guò)編程來(lái)確定是邊沿觸發(fā)還是電平觸發(fā)，且配有獨(dú)立的時(shí)鐘。緩沖器的輸出分成兩路：一路可以直接送到 MUX；另一路經(jīng)延時(shí)幾納秒 (或者不延時(shí) )送到輸入通路 D觸發(fā)器， 再送到數(shù)據(jù)選擇器。每個(gè) IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向 I/O功能。 2. 輸入 /輸出模塊 (IOB) IOB提供了 器件引腳和內(nèi)部邏輯陣列 之間的連接。當(dāng)信號(hào)變換電路設(shè)置存儲(chǔ)功能無(wú)效時(shí)， F和 G作為組合邏輯函數(shù)發(fā)生器使用，四個(gè)控制信號(hào) C1～ C4分別將 H DIN、 S/R(異步置位 /復(fù)位 )和 EC(使能 )信號(hào)接入 CLB中，作為函數(shù)發(fā)生器的輸入可控制信號(hào)；當(dāng)信號(hào)變換電路設(shè)置存儲(chǔ)器功能有效時(shí)， F和 G作為器件內(nèi)部存儲(chǔ)器使用，四個(gè)控制信號(hào) C1～ C4分別將 WE、 D1/A D0和 EC(不用 )信號(hào)接入到 CLB中，作為存儲(chǔ)器的寫使能、數(shù)據(jù)信號(hào)或地址信號(hào)。 F和 G的輸入等效于 ROM的地址碼，通過(guò)查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。觸發(fā)器從 XQ和 YQ端輸出。和 H39。D觸發(fā)器的輸入可以從 F39。 R/S控制電路可以分別對(duì)兩個(gè)觸發(fā)器異步置位和復(fù)位。 XC4000 系列 CLB基本結(jié)構(gòu) (a) CLB結(jié)構(gòu)； (b) CLB的配置 XC4000 系列 CLB基本結(jié)構(gòu) (a) CLB結(jié)構(gòu)； (b) CLB的配置 通過(guò)對(duì) CLB內(nèi)部的數(shù)據(jù)選擇器編程 ， 邏輯函數(shù)發(fā)生器 G、 F和 H的輸出可以連接到 CLB內(nèi)部觸發(fā)器 ， 或者直接連到 CLB的輸出端 X或 Y。 一 、 現(xiàn)場(chǎng)可編程門陣列 FPGA結(jié)構(gòu) FPGA的編程單元是基于靜態(tài)存儲(chǔ)器（ SRAM）結(jié)構(gòu)，從理論上講，具有無(wú)限次重復(fù)編程的能力 下面介紹 XILINX公司的 XC4000E系列芯片，了解 FPGA內(nèi)部各個(gè)模塊的功能，見(jiàn)下圖： 可配置邏輯模 塊 CLB 輸入 /輸出 模塊 I/OB 可編程連 線 PIR 編程開(kāi)關(guān) 矩陣 PSM 1. 可編程邏輯塊 (CLB) CLB是 FPGA的主要組成部分。 陸續(xù)推出了新型的現(xiàn)場(chǎng)可編程門陣列 FPGA。再加上觸發(fā)器則可實(shí)現(xiàn)時(shí)序電路。 GAL的開(kāi)發(fā)軟件有許多種，大體上分為兩類： 一類是匯編型軟件，如 FM，這類軟件沒(méi)有簡(jiǎn)化功能，要求輸入文件采用最簡(jiǎn)與或式的邏輯描述方式； GAL器件仍然存在著以下問(wèn)題： 時(shí)鐘必須共用； 或的乘積項(xiàng)最多只有 8個(gè)； GAL器件的規(guī)模小，達(dá)不到在單片內(nèi)集成一個(gè)數(shù)字系統(tǒng)的要求； 盡管 GAL器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對(duì)于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。 另一種是新一代的 GAL器件，可以脫離開(kāi)編程器，直接在設(shè)計(jì)者的電路系統(tǒng)上編程。這樣應(yīng)當(dāng)具備 GAL編程的開(kāi)發(fā)系統(tǒng)： 軟件開(kāi)發(fā)平臺(tái) 和 硬件編程設(shè)備 ，而軟件平臺(tái)是不可缺少的。 （ 二 ） GAL器件的編程方法和應(yīng)用 對(duì) GAL編程是設(shè)計(jì)電路的最后一個(gè)環(huán)節(jié)。 (4) 高性能的 E2COMS工藝：使 GAL的高速度 、 低功耗 ， 編程數(shù)據(jù)可保存 20年以上 。 (2) 100％ 可編程： GAL采用浮柵編程技術(shù) ， 使與陣列以及邏輯宏單元可以反復(fù)編程 ， 當(dāng)編程或邏輯設(shè)計(jì)有錯(cuò)時(shí) ， 可以擦除重新編程 、 反復(fù)修改 ， 直到得到正確的結(jié)果 ， 因而每個(gè)芯片可 100％ 編程 。 (2) 專用輸出組態(tài)：如下圖所示： AC1(n)＝ 0， AC0＝ 0，四路反饋數(shù)據(jù)選擇器FMUX輸出接在低電平， 本單元的反饋信號(hào)和相鄰單元的信號(hào)都被阻斷 由于或非門，使異或門的輸出不經(jīng)過(guò) D觸發(fā)器，直接由處于使能狀態(tài)的三態(tài)門輸出 由于與非門輸出使第一條乘積項(xiàng)經(jīng)過(guò)乘積項(xiàng)數(shù)據(jù)選擇器作為或門的輸入 (4) 寄存器組態(tài)：當(dāng) AC1(n)＝ 0， AC0＝ 1時(shí) ， 如下圖所示 。 (1) 專用輸入組態(tài) ：如下圖所示： 此時(shí) AC1(n)＝ 1， AC0＝ 0，使 TSMUX輸出為 0，三態(tài)輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被禁止， I/O可以作為輸入端，提供給相鄰的邏輯宏單元。 與 PAL相比， GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元 OLMC（ Output Logic Macro Cell）， GAL和 PAL在結(jié)構(gòu)上的區(qū)別見(jiàn)下圖： PAL結(jié)構(gòu) GAL結(jié)構(gòu) 適當(dāng)?shù)貫? OLMC進(jìn)行 編程， GAL 就可以在功 能上代替前 面討論過(guò)的 PAL各種輸 出類型以及 其派生類型 （ 一 ） GAL器件結(jié)構(gòu)和特點(diǎn) GAL器件型號(hào)定義和 PAL一樣根據(jù)輸入輸出的數(shù)量來(lái)確定，GAL16V8中的 16表示陣列的輸入端數(shù)量， 8表示輸出端數(shù)量， V則表示輸出形式可以改變的普通型 1. GAL16V8的基本結(jié)構(gòu)（下圖） 8個(gè)輸入緩沖器 8個(gè)輸出反饋緩沖器 一個(gè)共用時(shí)鐘 CLK 8個(gè)輸出緩沖器 8個(gè) OLMC 2. GAL輸出邏輯宏單元 OLMC的組成 輸出邏輯宏單元 OLMC 由或門、異或門、 D觸發(fā)器、多路選擇器 MUX、時(shí)鐘控制、使能控制和編程元件等組成，如下圖： 組合輸出 時(shí)序輸出 3. 輸出邏輯宏單元 OLMC組態(tài) 輸出邏輯宏單元由對(duì) AC1(n) 和 AC0進(jìn)行編程決定 PTMUX、TSMUX、 OMUX和 FMUX的輸出，共有 5種基本組態(tài)： 專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入 /輸出組態(tài)、寄存器組態(tài)和寄存器組合 I/O組態(tài)。 目前能夠支持 PAL的編程軟件已相當(dāng)成熟 ， 芯片應(yīng)用也很普及 ， 但是由于其集成密度不高 、 編程不夠靈活 ， 且只能一次編程 ， 很難勝任功能較復(fù)雜的電路與系統(tǒng) 。 觸發(fā)器的 Q端可以 通過(guò)三態(tài)緩沖器 送到輸出引腳 觸發(fā)器的反相端反饋回與 陣列，作為輸入信號(hào)參與 更復(fù)雜的時(shí)序邏輯運(yùn)算 CP和使能是 PAL的公共端 4. 帶異或門的寄存器型輸出結(jié)構(gòu)： 增加了一個(gè)異或門 把乘積項(xiàng)分割成兩 個(gè)和項(xiàng) 兩個(gè)和項(xiàng)在觸發(fā)器的輸入端異或之后， 在時(shí)鐘上升沿到來(lái)時(shí)存入觸發(fā)器內(nèi) 有些 PAL器件是由數(shù)個(gè)同一結(jié)構(gòu)類型組成，有的則是由不同類型結(jié)構(gòu)混合組成。 3. 寄存器型輸出結(jié)構(gòu)：也稱作時(shí)序結(jié)構(gòu) ， 如下圖所示 。 輸入信號(hào) 四個(gè)乘積項(xiàng) 2. 可編程 I/O結(jié)構(gòu) 可編程 I/O結(jié)構(gòu)如下圖所示。 1. 專用輸出基本門陣列結(jié)構(gòu) 一個(gè)輸入