【文章內(nèi)容簡(jiǎn)介】 OE、 CLK作為輸出緩沖器的使能信號(hào)和時(shí)鐘，作為公共端 4. GAL是繼 PAL之后具有較高性能的 PLD， 和 PAL相比 ， 具有以下特點(diǎn)： (1) 有較高的通用性和靈活性：它的每個(gè)邏輯宏單元可以根據(jù)需要任意組態(tài)，既可實(shí)現(xiàn)組合電路，又可實(shí)現(xiàn)時(shí)序電路。 (2) 100％ 可編程： GAL采用浮柵編程技術(shù) ， 使與陣列以及邏輯宏單元可以反復(fù)編程 ， 當(dāng)編程或邏輯設(shè)計(jì)有錯(cuò)時(shí) ， 可以擦除重新編程 、 反復(fù)修改 ， 直到得到正確的結(jié)果 ， 因而每個(gè)芯片可 100％ 編程 。 (3) 100%可測(cè)試： GAL的宏單元接成時(shí)序狀態(tài) ， 可以通過測(cè)試軟件對(duì)它門的狀態(tài)進(jìn)行預(yù)置 ， 從而可以隨意將電路置于某一狀態(tài) ， 以縮短測(cè)試過程 ， 保證電路在編程以后 ， 對(duì)編程結(jié)果 100％ 可測(cè) 。 (4) 高性能的 E2COMS工藝：使 GAL的高速度 、 低功耗 ， 編程數(shù)據(jù)可保存 20年以上 。 正是由于這些良好的特性 ， 使GAL器件成為數(shù)字系統(tǒng)設(shè)計(jì)的初期理想器件 。 （ 二 ） GAL器件的編程方法和應(yīng)用 對(duì) GAL編程是設(shè)計(jì)電路的最后一個(gè)環(huán)節(jié)。除了對(duì)與陣列編程之外，還要對(duì)邏輯宏單元進(jìn)行編程，以達(dá)到預(yù)定的輸出邏輯關(guān)系。這樣應(yīng)當(dāng)具備 GAL編程的開發(fā)系統(tǒng)： 軟件開發(fā)平臺(tái) 和 硬件編程設(shè)備 ，而軟件平臺(tái)是不可缺少的。 目前 GAL的編程方法有兩種： 一種是早期的 GAL器件編程需要使用專門的編程器，將需要編程的 GAL器件插入編程器進(jìn)行編程，然后將編程后的 GAL器件連接在設(shè)計(jì)者的設(shè)計(jì)系統(tǒng)。 另一種是新一代的 GAL器件，可以脫離開編程器，直接在設(shè)計(jì)者的電路系統(tǒng)上編程。 另一類是編譯軟件，如 Synario軟件平臺(tái)，這類軟件的特點(diǎn)是待實(shí)現(xiàn)的邏輯電路是由設(shè)計(jì)者根據(jù)軟件平臺(tái)規(guī)定的圖形輸入文件或可編程邏輯設(shè)計(jì)語言編寫的語言輸入文件進(jìn)行描述，然后軟件平臺(tái)對(duì)設(shè)計(jì)者的電路進(jìn)行描述轉(zhuǎn)換，分析，簡(jiǎn)化，模擬仿真、自動(dòng)進(jìn)行錯(cuò)誤定位等。 GAL的開發(fā)軟件有許多種，大體上分為兩類： 一類是匯編型軟件，如 FM，這類軟件沒有簡(jiǎn)化功能，要求輸入文件采用最簡(jiǎn)與或式的邏輯描述方式； GAL器件仍然存在著以下問題： 時(shí)鐘必須共用； 或的乘積項(xiàng)最多只有 8個(gè)； GAL器件的規(guī)模小，達(dá)不到在單片內(nèi)集成一個(gè)數(shù)字系統(tǒng)的要求； 盡管 GAL器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對(duì)于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。 現(xiàn)場(chǎng)可編程門陣列 FPGA 前面討論的可編程邏輯器件基本組成部分是與陣列、或陣列和輸出電路。再加上觸發(fā)器則可實(shí)現(xiàn)時(shí)序電路。 本節(jié)介紹的 FPGA（ Field Programmable Gate Array）不像 PLD那樣受結(jié)構(gòu)的限制，它可以靠門與門的連接來實(shí)現(xiàn)任何復(fù)雜的邏輯電路，更適合實(shí)現(xiàn)多級(jí)邏輯功能。 陸續(xù)推出了新型的現(xiàn)場(chǎng)可編程門陣列 FPGA。功能更加豐富，具有基本邏輯門電路、傳輸外部信號(hào)的輸入 /輸出電路和可編程內(nèi)連資源之外，還具有很高的密度等等。 一 、 現(xiàn)場(chǎng)可編程門陣列 FPGA結(jié)構(gòu) FPGA的編程單元是基于靜態(tài)存儲(chǔ)器（ SRAM）結(jié)構(gòu)，從理論上講，具有無限次重復(fù)編程的能力 下面介紹 XILINX公司的 XC4000E系列芯片，了解 FPGA內(nèi)部各個(gè)模塊的功能，見下圖： 可配置邏輯模 塊 CLB 輸入 /輸出 模塊 I/OB 可編程連 線 PIR 編程開關(guān) 矩陣 PSM 1. 可編程邏輯塊 (CLB) CLB是 FPGA的主要組成部分。下圖所示是 XC4000系列的CLB基本結(jié)構(gòu)框圖，它主要由 邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器 等電路組成。 XC4000 系列 CLB基本結(jié)構(gòu) (a) CLB結(jié)構(gòu)； (b) CLB的配置 XC4000 系列 CLB基本結(jié)構(gòu) (a) CLB結(jié)構(gòu)； (b) CLB的配置 通過對(duì) CLB內(nèi)部的數(shù)據(jù)選擇器編程 ， 邏輯函數(shù)發(fā)生器 G、 F和 H的輸出可以連接到 CLB內(nèi)部觸發(fā)器 ， 或者直接連到 CLB的輸出端 X或 Y。 CLB中有兩個(gè)邊沿觸發(fā)的 D觸發(fā)器，它們有公共的時(shí)鐘和時(shí)鐘使能輸入端。 R/S控制電路可以分別對(duì)兩個(gè)觸發(fā)器異步置位和復(fù)位。每個(gè) D觸發(fā)器可以配置成上升沿觸發(fā)或下降沿觸發(fā)。D觸發(fā)器的輸入可以從 F39。、 G39。和 H39?；蛘咝盘?hào)變換電路送來的 DIN這四個(gè)信號(hào)中選擇一個(gè)。觸發(fā)器從 XQ和 YQ端輸出。 CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器 (4選 2選 1等 )，分別用來選擇觸發(fā)器激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。 CLB中的邏輯函數(shù)發(fā)生器 F和 G均為 查找表 結(jié)構(gòu)，其工作原理類似于 ROM。 F和 G的輸入等效于 ROM的地址碼，通過查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。另一方面，邏輯函數(shù)發(fā)生器 F和 G還可以作為器件內(nèi)高速 RAM或小的可讀 /寫存儲(chǔ)器使用，它由信號(hào)變換電路控制。當(dāng)信號(hào)變換電路設(shè)置存儲(chǔ)功能無效時(shí)， F和 G作為組合邏輯函數(shù)發(fā)生器使用，四個(gè)控制信號(hào) C1～ C4分別將 H DIN、 S/R(異步置位 /復(fù)位 )和 EC(使能 )信號(hào)接入 CLB中，作為函數(shù)發(fā)生器的輸入可控制信號(hào)；當(dāng)信號(hào)變換電路設(shè)置存儲(chǔ)器功能有效時(shí)， F和 G作為器件內(nèi)部存儲(chǔ)器使用，四個(gè)控制信號(hào) C1～ C4分別將 WE、 D1/A D0和 EC(不用 )信號(hào)接入到 CLB中，作為存儲(chǔ)器的寫使能、數(shù)據(jù)信號(hào)或地址信號(hào)。此時(shí)， F1～ F4和 G1～ G4輸入相當(dāng)于地址輸入信號(hào) A0～ A3，以選擇存儲(chǔ)器中的特定存儲(chǔ)單元。 2. 輸入 /輸出模塊 (IOB) IOB提供了 器件引腳和內(nèi)部邏輯陣列 之間的連接。它主要由 輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā) /鎖存器、輸出緩沖器組成，其結(jié)構(gòu)如下圖所示。每個(gè) IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向 I/O功能。 XC4000系列的 IOB結(jié)構(gòu) 擺率控制上拉/ 下拉電阻 V CCOE輸出C 11 D觸發(fā)器Q輸出時(shí)鐘輸出緩沖器I1I2Q 延時(shí)輸入緩沖器輸入時(shí)鐘C 11 D觸發(fā)鎖存器I / O連至C L B 當(dāng) IOB控制的引腳被定義為輸入時(shí)，通過該引腳的輸入信號(hào)先送入輸入緩沖器。緩沖器的輸出分成兩路：一路可以直接送到 MUX；另一路經(jīng)延時(shí)幾納秒 (或者不延時(shí) )送到輸入通路 D觸發(fā)器， 再送到數(shù)據(jù)選擇器。通過編程給數(shù)據(jù)選擇器不同的控制信息， 確定送至 CLB陣列的 I1和 I2是來自輸入緩沖器，還是來自觸發(fā)器。 D觸發(fā)器可通過編程來確定是邊沿觸發(fā)還是電平觸發(fā)，且配有獨(dú)立的時(shí)鐘。與前述 CLB中的觸發(fā)器一樣，也可任選上升沿或者下降沿作為有效作用沿。 當(dāng) IOB