可編程邏輯器件設(shè)計(jì)及應(yīng)用實(shí)驗(yàn)報(bào)告(編輯修改稿)
2025-08-28 20:32 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 奇偶校驗(yàn)：對(duì)傳送數(shù)據(jù)中1的個(gè)數(shù)進(jìn)行校驗(yàn),若二者不一致,數(shù)據(jù)傳輸速度將受到影響,一般只用于異步串行通信中。實(shí)驗(yàn)過(guò)程： 建立一個(gè)新的工程 a、 工程名稱：MyProject1b、 選擇器件：Spartan3E 建立模式控制模塊（verilog）圖51 模式控制模塊l 功能說(shuō)明：a、 DataIn：控制數(shù)據(jù)輸入、8bits；低4位用于選擇波特率模式，最高位用于選擇奇、偶校驗(yàn)是否有效；b、 WR：控制數(shù)據(jù)寫入，1bit；上升沿鎖存輸入數(shù)據(jù)；c、 FreOut：波特率模式選擇輸出，DataIn低4位，由WR上升沿鎖存保持；0—9變化；大于9不變化。d、 ModOut：奇、偶校驗(yàn)?zāi)Ｊ竭x擇；DataIn最高位，由WR上升沿鎖存保持；e、 默認(rèn)值：FreOut =6；ModOu=1；l 過(guò)程說(shuō)明：a、 建立Verilog模塊；b、 建立Verilog仿真；c、 驗(yàn)證模塊正確性；源代碼如下：module ModeCon(DataIn, WR, FreOut, ModOut)。 input [7:0] DataIn。 input WR。 output [3:0] FreOut。 output ModOut。 reg ModOut=1。//ModOut初始值為1 reg [3:0] FreOut=6。//FreOut初始值為6 always @(posedge WR) begin ModOut=DataIn[7]。 if(DataIn[3:0]9) FreOut=DataIn[3:0]。 endendmodule測(cè)試代碼如下：module ModeConTest_v。 reg [7:0] DataIn。 reg WR。 wire [3:0] FreOut。 wire ModOut。 parameter PERIOD = 100。 //value=時(shí)鐘周期(單位ns) always begin WR = 139。b0。 (PERIOD/2) WR = 139。b1。 (PERIOD/2)。 end // Instantiate the Unit Under Test (UUT) ModeControl uut ( .DataIn(DataIn), .WR(WR), .FreOut(FreOut), .ModOut(ModOut) )。 initial begin DataIn = 0。 WR = 0。 // Wait 100 ns for global reset to finish 100。 DataIn=1639。h12。 100。 DataIn=1639。h23。 100。 DataIn=1639。h44。 100。 DataIn=1639。h96。 // Add stimulus here end endmodule 建立波特率發(fā)生器模塊（verilog）圖52 波特率發(fā)生模塊l 功能說(shuō)明：a、 FreSel：波特率控制數(shù)據(jù)輸入、4bits；0—9變化，對(duì)應(yīng)選擇波特率300、600、1200、1800、2400、4800、9600、。b、 CLK：時(shí)鐘射入，；c、 CLK_S：對(duì)應(yīng)波特率分頻輸出，根據(jù)FreSel輸入控制數(shù)據(jù)進(jìn)行對(duì)應(yīng)分頻，對(duì)應(yīng)模式有300、600、1200、1800、2400、4800、9600、d、 CLK_S16：對(duì)應(yīng)波特率16倍分頻輸出；l 過(guò)程說(shuō)明：a、 建立Verilog模塊；b、 建立Verilog仿真；c、 驗(yàn)證模塊正確性；d、 建立電路圖方式頂層模塊Seriale、 連接波特率發(fā)生器模塊和模式控制模塊進(jìn)行聯(lián)合驗(yàn)證；源代碼如下：module FreqMod(FreSel, CLK, CLK_S16, CLK_S)。 input [3:0] FreSel。 input CLK。 output CLK_S16。 output CLK_S。 reg CLK_S=0。 reg CLK_S1
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