eda設(shè)計技術(shù)教學(xué)課件第2章可編程邏輯器件-文庫吧資料
2025-01-04 02:32本頁面
【正文】 電子工程學(xué)院 第 330頁 ■ 電子教案 簡單雙端方式存儲器 ?簡單雙端存儲器可以同時對不同地址單元進(jìn)行讀寫操作，對同一地址同時進(jìn)行讀寫操作，結(jié)果可能是未知數(shù)據(jù)或前一次寫入的數(shù)據(jù)。 VerilogHDL與 CPLD|\FPGA設(shè)計 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 328頁 ■ 電子教案 單端存儲器 ?單端存儲器不能同時對同一地址單元進(jìn)行讀寫操作?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 326頁 ■ 電子教案 FPGA的 BLVDS接口電路結(jié)構(gòu) VerilogHDL與 CPLD|\FPGA設(shè)計 169。 VerilogHDL與 CPLD|\FPGA設(shè)計 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 324頁 ■ 電子教案 ?FPGA的高速差分接口支持 LVDS、 BLVDS、 RSDS、PPDS等多種高速 I/O標(biāo)準(zhǔn)，利用高速串行接口（ HSSI）的輸入?yún)⒖紩r鐘和差分端口，發(fā)送或接收數(shù)據(jù)。 VerilogHDL與 CPLD|\FPGA設(shè)計 169。淮南師范學(xué)院電子工程學(xué)院 第 322頁 ■ 電子教案 ?鎖相環(huán)邏輯 PLL由時鐘輸入、時鐘切換邏輯、分頻計數(shù)器、鎖定控制電路、相位比較器、濾波器、壓控振蕩器、多路開關(guān)、范圍檢測電路、延時補償?shù)冉M成。 VerilogHDL與 CPLD|\FPGA設(shè)計 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 320頁 ■ 電子教案 ?FPGA的時鐘網(wǎng)絡(luò) ?由數(shù)目不等的時鐘 CLK、 ?時鐘選擇開關(guān) MUX、 ?鎖相環(huán)邏輯 PLL、 ?時鐘控制塊等組成?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 318頁 ■ 電子教案 輸入輸出口 ?與 CPLD不同的是， FPGA的輸入輸出口可選擇直接連通或經(jīng)過觸發(fā)器鎖存兩種方式，前者主要是為了滿足輸入輸出口高速連通性能的需要 VerilogHDL與 CPLD|\FPGA設(shè)計 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 316頁 ■ 電子教案 ?為了在 FPGA上實現(xiàn) DSP處理系統(tǒng)的低功耗、低價格和高性能要求，很多 FPGA都嵌入規(guī)模不等的乘法器 ?每個乘法器的位數(shù)是可編程的 ?可選擇并配置為 18x18或 9x9乘法器 ?將乘法器進(jìn)行級聯(lián) VerilogHDL與 CPLD|\FPGA設(shè)計 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 314頁 ■ 電子教案 遵循 JTAG協(xié)議對 CPLD進(jìn)行編程或邊界掃描測試 ?CPLD增加了快速輸出口，以大幅度減少輸出延時和傳輸延時而不需要使能信號或輸入信號 VerilogHDL與 CPLD|\FPGA設(shè)計 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 312頁 ■ 電子教案 用戶 Flash存儲器塊 ?用戶 Flash存儲器塊 UFM是某些 CPLD自帶的、專門向用戶提供的 EEPROM型非易失性信息存儲器 ?UFM經(jīng)邏輯互聯(lián)與邏輯陣列連接在一起，而且可與邏輯單元接口，其接口的總線寬度最多到16位 512字節(jié) ?UFM分為 UFM0和 UFM1兩個扇區(qū)使用、共8192位的存儲空間 ?實現(xiàn)編程、數(shù)據(jù)擦除、自動增量尋址、可編程接口、內(nèi)部時鐘等功能 VerilogHDL與 CPLD|\FPGA設(shè)計 169?；茨蠋煼秾W(xué)院電子工程學(xué)院 第 310頁 ■ 電子教案 邏輯陣列塊 ?每個邏輯陣列塊通過控制信號獨立地驅(qū)動陣列塊內(nèi)的 10個邏輯單元 ?控制信號包括兩個時鐘信號、時鐘使能信號、異步清零信號，一個同步清零信號、異步加載 /預(yù)置信號、同步加載信號和加法 /減法控制信號 VerilogHDL與 CPLD|\FPGA設(shè)計 169。 ?本地互聯(lián)負(fù)責(zé) LAB內(nèi)各邏輯單元的信號傳輸 ?查找表鏈、寄存器鏈各自負(fù)責(zé)本邏輯陣列塊內(nèi)邏輯單元查找表的輸出與鄰近邏輯單元之間的快速傳輸 VerilogHDL與 CPLD|\FPGA設(shè)計 169。 VerilogHDL與 CPLD|\FPGA設(shè)計
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