可編程邏輯器件設(shè)計(jì)方法-文庫吧資料
2025-01-13 04:27本頁面
【正文】 Ｍ － 嵌入式塊ＲＡＭ（ BRAM） 大多數(shù) FPGA都具有內(nèi)嵌的塊 RAM，這大大拓展 了 FPGA的應(yīng)用范圍和靈活性。 Xilinx推出最先進(jìn)的 FPGA提供 數(shù)字時(shí)鐘管理和相位環(huán) 路鎖定 。 算術(shù)邏輯包括一個(gè)異或門（ XORG）和一個(gè)專用與門（ MULTAND），一個(gè)異或門可以使一個(gè) Slice實(shí)現(xiàn) 2bit全加操作，專用與門用于提高乘法器的效率； 進(jìn)位邏輯由專用進(jìn)位信號(hào)和函數(shù)復(fù)用器（ MUXC）組成，用于實(shí)現(xiàn)快速的算術(shù)加減法操作； 4輸入函數(shù)發(fā)生器用于實(shí)現(xiàn) 4輸入 LUT、分布式 RAM或 16比特移位寄存器（ Virtex5系列芯片的 Slice中的兩個(gè)輸入函數(shù)為 6輸入，可以實(shí)現(xiàn) 6輸入 LUT或 64比特移位寄存器）； 進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高 CLB模塊的處理速度。 每個(gè) CLB模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時(shí)序邏輯， 還可以配置為分布式 RAM和分布式 ROM。 開關(guān)矩陣高度靈活 可以配置 。 CLB的實(shí)際數(shù)量 和特性會(huì)依器件的不同而不同。只有相同電氣標(biāo)準(zhǔn)的端口才能連 接在一起， VCCO電壓相同是接口標(biāo)準(zhǔn)的基本條件。當(dāng)外部輸入 信號(hào)經(jīng)過 IOB模塊的存儲(chǔ)單元輸入到 FPGA內(nèi)部時(shí)，其保 持時(shí)間（ Hold Time）的要求可以降低，通常默認(rèn)為 0。目前， I/O口的頻率也越來越高，一些高 端的 FPGA通過 DDR寄存器技術(shù)可以支持高達(dá) 2Gbps的數(shù) 據(jù)速率。 FPGA內(nèi)的 I/O按組分類，每組都能夠獨(dú)立地支持不同 的 I/O標(biāo)準(zhǔn)。 如圖 1所示（注：圖 1只是一個(gè)示意圖，實(shí)際上每一 個(gè)系列的 FPGA都有其相應(yīng)的內(nèi)部結(jié)構(gòu)）． FPGA芯片主要由 6部分完成，分別為：可編程輸入 輸出單元、基本可編程邏輯單元、完整的時(shí)鐘管理、嵌 入塊式 RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和 內(nèi)嵌專用硬件模塊。 如 JTAG編程模塊，一些全局時(shí)鐘、全局使能、全局復(fù) 位 /置位單元等。 由于 CPLD器件內(nèi)部互連資源比較缺乏，所以 在某些情況下器件布線時(shí)會(huì)遇到一定的困難。 、布線矩陣 CPLD中的布線資源比 FPGA的要簡(jiǎn)單的多，布 線資源也相對(duì)有限，一般采用集中式布線池結(jié)構(gòu)。 所謂乘積項(xiàng)就是宏單元中 與陣列 的輸出，其數(shù)量標(biāo)志 了 CPLD容量。 所謂宏單元就是由一些與、或陣列加上觸發(fā)器構(gòu)成的， 其中“與或”陣列完成組合邏輯功能，觸發(fā)器用以完成時(shí)序 邏輯。 可編程 I/O單元 作用與 FPGA的基本 I/O口相同，但是 CPLD應(yīng)用范 圍局限性較大， I/O的性能和復(fù)雜度與 FPGA相比有一定 的差距，支撐的 I/O標(biāo)準(zhǔn)較少，頻率也較低。 下面給出了 CPLD的內(nèi)部結(jié)構(gòu)圖。 與 /或陣列是可重新編程 的，可以實(shí)現(xiàn)多種邏輯功能。 FLASH技術(shù)可采用多種結(jié)構(gòu)，與 EPROM單元類似 的具有一個(gè)浮置柵晶體管單元和 EEPROM器件的薄氧化 層特性。 如果可以 多次編程 就成為 EPROM， EEPROM技術(shù)。 PROM器件 可以編程一次 ，以后只 能讀數(shù)據(jù) 而不能寫入新的數(shù)據(jù)。 這種技術(shù)代價(jià)比較高，基本上很少使用。掩膜器件 可以讀出 ，但是 不能寫入 信息。但是這種器件 可以反復(fù)的編 程和修改。 圖 熔絲未編程的結(jié)構(gòu) 圖 熔絲編程后的結(jié)構(gòu) SRAM技術(shù) 基于靜態(tài)存儲(chǔ)器 SRAM的可編程器件，值被保存在 SRAM中時(shí)，只要系統(tǒng) 正常供電信息就不會(huì)丟失 ，否 則信息將丟失。 a b 邏輯 1 amp。編程結(jié)束后，形成連接。 a b 邏輯 1 amp。 熔絲器件是 一次可編程 的，一旦編程，永久不能改變。 PLD芯片制造工藝 熔絲連接技術(shù) 最早的允許對(duì)器件進(jìn)行編程的技術(shù) 是熔絲連接技術(shù)。 Xilinx和 Altera也推出了相應(yīng) SOPC產(chǎn)品，制造工藝 達(dá)到 65nm/40nm，系統(tǒng)門數(shù)也超過百萬門。 第 3階段 Xilinx和 Altera分別推出了 與標(biāo)準(zhǔn)門陣列類似的 FPGA 類似于 PAL結(jié)構(gòu)的擴(kuò)展性 CPLD
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