【正文】 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 圖 2 4 簡化的 FPGA CLB結(jié)構(gòu) G LU TG4G3G2G1G4G3G2G1G1 ～ G4的 組 合 邏 輯功能GH LU TGH1FHF , G , H 1的組合邏輯功能F LU TF4F3F2F1F4F3F2F1F1 ～ F4的 組 合 邏 輯功能GC LKCESRDC LKCEQ YQSRDC LKCEQ XQX由 配 置 程序 控 制 的 多 路選擇器SRH1D I NABY a. CLB的結(jié)構(gòu)與原理 包括 3個查找表（ LUT），兩個觸發(fā)器，兩組信號多路選擇器。 其中包括 8條雙長線和 4條長線 。 片內(nèi)含有豐富的寄存器 /鎖存器 、 時鐘使能信號 、 同步 、 異步置位 /復(fù)位信號 。 ② 局域布線 圖 2 14給出了 SpartanⅡ 系列 FPGA的局域布線框圖 。 每個 CLB中有兩個精細(xì)布線網(wǎng)格， 它們將進(jìn)位信號與相鄰的CLB垂直相連。 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 PLL電路的原理結(jié)構(gòu)圖 壓 控 振 蕩 器控 制 電路C L K I NC L K O U T時 鐘 分 布 網(wǎng) 絡(luò)C L K F B可 調(diào) 整 的延 遲 線控 制 電路C L K I NC L K O U T時 鐘 分 布 網(wǎng) 絡(luò)C L K F BDLL電路的原理結(jié)構(gòu)圖 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 SpartanⅡ 系列 FPGA的 DLL電路采用了一些數(shù)字電路的延遲元件作為可調(diào)整的延遲線電路 D e l a y D e l a y D e l a yD e l a y時 鐘 網(wǎng) 絡(luò)C L K I NC L K O U TC L K F B延 遲 控 制第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 DLL電路與芯片內(nèi)部的連接 延 遲比 較 器C L K F B數(shù) 據(jù) 信 號I O BC L BC L K I N誤 差 信 號第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 基本的 SRAM FPGA的編程原理 在現(xiàn)場可編程集成電路的應(yīng)用設(shè)計中 ， 針對具體目標(biāo)器件 ， 需要不同的編程方式來實現(xiàn)目標(biāo)數(shù)字系統(tǒng)的下載 。 配置器件的過程與 ISP相似 ， 也是在用戶的目標(biāo)系統(tǒng)或印制電路板上進(jìn)行的 ， 故稱在系統(tǒng)可重配置 (或重構(gòu) )技術(shù) 。 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 EPROM/E2PROM/Flash Memory CPLD的基本結(jié)構(gòu)和工作原理 1. 基于寬位輸入的乘積項 （ ProductTerm） 的 PLD原型結(jié)構(gòu) （ 以 MAX 7000為例 ， 其他型號的結(jié)構(gòu)與此都非常相似 ） 這種 PLD可分為三塊結(jié)構(gòu)： 以宏單元 （ Marocell） 陣列組合的邏輯陣列模塊（ LAB） ， 可編程連線 （ PIA） 和 I/O控制塊 。 2） 并聯(lián)擴(kuò)展項 并聯(lián)擴(kuò)展項是一些宏單元中沒有使用的乘積項 ， 并且這些乘積項可分配到鄰近的宏單元去實現(xiàn)快速復(fù)雜的邏輯函數(shù) 。C 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 圖 2 44 XC 9500XL功能塊中的宏單元的結(jié)構(gòu)框圖 SD / T QRCE乘積項分配器54………3全 局 時 鐘信 號全局置位 / 復(fù)位信號附 加 的 乘積 項( 來 自 其 他宏 單 元 )乘 積 項 置位 信 號10…乘 積 項 時鐘乘 積 項 復(fù)位乘積項 OE乘積項時鐘使能附 加 的 乘積 項( 來 自 其 他宏 單 元 )接 F a s t C O N N E C T Ⅱ開關(guān)矩陣O U TP T O E接 I / O 塊（ 2） 宏單元 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 圖 2 45 宏單元的時鐘和置位 /復(fù)位 RCED / TS乘積項置位乘積項時鐘乘積項復(fù)位全局置位 /復(fù)位全局時鐘 1全局時鐘 2全局時鐘 3I/ O / G CL K 3I/ O / G CL K 2I/ O / G CL K 1I/ O / G S R宏單元第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 圖 2 46 乘積項分配器邏輯框圖 SQR10來 自 上 端宏 單 元 接 上 端 宏單 元乘 積 項 分 配 器乘 積 項 置位全局置位 / 復(fù)位全局時鐘乘 積 項 復(fù)位乘 積 項 復(fù)位乘積項 OE全局置位 / 復(fù)位來 自 下 端宏 單 元 接 下 端 宏單 元CED / T（ 3） 乘積項分配器 (PTA) 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 圖 2 47 宏單元邏輯使用直接乘積項原理框圖 乘 積 項 分配 器宏 單 元 中的乘 積 項 邏輯第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 圖 2 48 具有 15個乘積項的乘積項應(yīng)用框圖 乘 積 項 分配 器乘 積 項 分配 器乘 積 項 分配 器含有 15 個乘積項的 宏 單 元邏 輯第 2章 大規(guī)模現(xiàn)場可編程邏輯器件 圖 2 49 跨幾個宏單元的乘積項分配原理框圖 乘 積 項 分配 器乘 積 項 分配 器乘 積 項 分配 器含有 18 個乘積項的 宏 單 元邏 輯乘 積 項 分配 器含有 2 個乘積項的 宏 單 元邏 輯第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 圖 2 50 開關(guān)矩陣 FastCONNECTⅡ 的結(jié)構(gòu)框圖 …( 5 4 )…( 5 4 )功能塊D / T1818I / O 塊I / O 塊I / OI / OF a s t C O N N E C T Ⅱ開關(guān)矩陣Q功能塊D / T Q（ 4） 開關(guān)矩陣 FastCONNECTⅡ 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 圖 2 51 I/O塊和輸出使能結(jié)構(gòu)框圖 偏移率控 制用戶可編程的接地總線保持I / OI / O 塊接 F a s t C O N N E C T Ⅱ開關(guān)矩陣接 其 他 宏單 元宏單元在 與 陣 列中 反 相乘積項 OE P T O EO U T全局 O E 1全局 O E 2全局 O E 3全局 O E 4I / O / G T S 1I / O / G T S 2I / O / G T S 4在 X C 9 5 1 4 4 X L 和 X C 9 5 2 8 8 X L 中可得到0I / O / G T S 31（ 5） I/O塊 第 2章 大規(guī)模現(xiàn)場可編程邏輯器件 2. Altera MAX 7000系列 CPLD 1） 概述 MAX 7000系列器件是高性能、 高密度的 CMOS CPLD， 在制造工藝上， 采用了先進(jìn)的 CMOS E2PROM技術(shù)。 矩陣中的每個宏單元的一個乘積項可以反相后回送到邏輯陣列 ， 這個可共享的乘積項能夠連到同一個 LAB中任何其他乘積項上 。 因此， PIA消除了信號之間的時間偏移， 使得時間性能容易預(yù)測。 ISP技術(shù)為系統(tǒng)設(shè)計和制造帶了很大的靈活性 。 為了彌補(bǔ)這一不足 ， 近年來 ， 一種新型的集高密度 、 低功耗 、 非易失性和可重新編程于一身的可編程門陣列已推向市場 。 第 2章 大規(guī)模現(xiàn)場可編程邏輯器件 2. 基本的反熔絲 FPGA的整體結(jié)構(gòu) 反熔絲 FPGA器件也是由功能邏輯塊 （ 時序模塊 、 組合模塊等組成 ） 、 可編程布線資源和可編程 IOB的陣列組成的 ， 只是這種器件更接近于門陣列的門海結(jié)構(gòu) ， 其單個邏輯功能模塊內(nèi)的資源最少 ， 功能最?。? 但這種器件可編程布線資源最豐富； 由于其可編程熔絲開關(guān) （ 融通型 ） 是無源結(jié)構(gòu) ， 占用面積小 ， 因此布線資源比 SRAM FPGA多一個數(shù)量級 ， 比 CPLD多兩個數(shù)量級 ， 接近門陣列的結(jié)構(gòu)形式 。 (見圖 2 81左上部分 ） （ 2） C單元能完成 3輸入和一些 4輸入及 5輸入函