【正文】 緩沖器使信號延遲最短，偏移最小，增強布線的靈活性。 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 2） 結(jié)構(gòu)原理 （ 1） 總體結(jié)構(gòu)描述 SpartanⅡ 系列 FPGA的基本結(jié)構(gòu)主要包括 5個可配置部分： ① 可配置邏輯塊 （ CLB） ， 用于實現(xiàn)大部分邏輯功能； ② 可編程的輸入輸出塊 （ IOB） ， 提供封裝引腳與內(nèi)部邏輯之間的連接接口； ③ 豐富的多層互連結(jié)構(gòu)； ④ 片上隨機存取內(nèi)存； ⑤ DLL時鐘控制塊 。內(nèi)部的 CLB回讀路徑 ， 提供了在同一個 CLB內(nèi)與 LUT的高速連接； 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 （ 2） 延遲鎖相環(huán) （ DLL） 與 Spartan （ ） 系列相 比 ， SpartanⅡ 系列FPGA增加了延遲鎖相環(huán)電路 。 因為 ISR器件是基于SRAM編程技術(shù) ， 故系統(tǒng)掉電后 ， 芯片的編程信息會丟失 。 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 圖 2 33 主動和從動的串行模式電路圖 S p a r t a n ⅡS p a r t a n X L從動模式M0 M1M2D I NC C L KD O U TD O N EP RO G RA MI N I TN / CN / CS p a r t a n Ⅱ主 動 串 行模 式M0 M1M2D O U TD O N EP R O G R A MI N I TP RO G RA M3 . 3 V4 . 7 k ?( R E S E T 使 用 低 電平 觸 發(fā) )X C 1 7 0 I LC L KD A T ACE/ O ER E S E TC E OC C L KD I N 1. 主動和從動的串行模式 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 圖 2 34 從動并行模式電路圖 M1 M2M0S p a r t a n ⅡD0 ∶ D7C C L KB u s yD O N EM1 M2M0S p a r t a n ⅡD0 ∶ D7C C L KD O N EC C L KW RI T EB U S YC S ( 0 )D O N EI N I TP R O G R A MC S( 1 )CSP RO G RA MIN I TP RO G RA MI N I TW R IT EB U S Y…CSW R IT E2. 從動并行模式 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 3. 邊界掃描模式 在采用邊界掃描模式來對 FPGA器件配置或回讀配置數(shù)據(jù)時 ， 不需要使用非專用腳 ， 僅需通過器件固有的基于 IEEE 試端 TAP即可進行 。 利用擴展項可保證在實現(xiàn)邏輯綜合時 ， 用盡可能少的邏輯資源 ， 得到盡可能快的工作速度 。 第 2章 大規(guī)模現(xiàn)場可編程邏輯器件 圖 238 PLD實現(xiàn)組合邏輯 f A AAB BBC CCD DDf1f2f 假設組合邏輯的輸出 (AND3的輸出 )為 f， f=(A+B) 可提供 10 000次以上編程 /擦除周期。 每個 LAB由 16個宏單元組成 ， 多個 LAB通過可編程連線陣列 PIA和全局總線連接在一起 。 在設計輸入時 ， 用戶可以規(guī)定所希望的觸發(fā)器類型 。 當三態(tài)緩沖器的控制端接地 (GND)時 ， 輸出為高阻態(tài) ， 此時 I/O引腳可作為專用輸入引腳使用 。頂層圖底層圖H e a d e r 2H e a d e r 1X IL IN X 176。 行與行之間是水平布線資源 。 為了增加設計的效率和性能 ， Actel進一步將這些塊組成超簇（ 如圖 2 81所示 ） 。 其邏輯功能的定義是用專用編程器 ， 根據(jù)設計實現(xiàn)所給出的數(shù)據(jù)文件 ， 對其內(nèi)部的反熔絲陣列進行有的放矢的燒錄 ， 從而使器件一次性實現(xiàn)相應的邏輯功能 。 一旦實現(xiàn)了器件的功能定義， 即使存在錯誤， 也不能重新修改。 Actel SX系列大多具有超簇 1類型 ， 原因是設計中組合邏輯的需求多于對觸發(fā)器的需求 。 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 圖 2 78 邏輯功能塊陣列 輸 入 輸 出塊輸 入 輸 出塊輸入輸出塊輸入輸出塊邏 輯 單 元行通道連線第 2章 大規(guī)模現(xiàn)場可編程邏輯器件 圖 2 79 ONO互連技術(shù) 場 氧 化層反 熔 絲電 介 質(zhì)擴散層多晶硅通 道 寬度 鎢接點 布線軌道無定形硅 / 電 介 質(zhì) 反熔 絲通過鎢M e t a l 3M e t a l 2M e t a lS il ic o n S u b s t r a t e圖 2 80 MTM互連技術(shù) 反熔絲 FPGA結(jié)構(gòu)使用的互連技術(shù)有兩種： ONO（ OxideNitrideOxide） 技術(shù)和 M2M（ MetalToMetal） 技術(shù) 。 其主要特點是功耗低 、 布線通路豐富 、 邏輯元胞粒度小； 其內(nèi)部有加密位 ， 可防拷貝 。 第 2章 大規(guī)模現(xiàn)場可編程邏輯器件 （ 5） 其他功能和特性 MAX 7000的其他功能和特性包括： ① 可編程速度／功率控制 ② 器件輸出特性設置 ③ 設計加密 ④ 在系統(tǒng)編程 (ISP) 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 基本的 E2PROM/Flash Memory的編程原理 在現(xiàn)場可編程集成電路的應用設計中 ， 針對具體目標器件 ， 需要不同的編程方式來實現(xiàn)目標數(shù)字系統(tǒng)的下載 。 PIA能夠把器件中任何信號源連到其目的地。 宏單元的結(jié)構(gòu)如圖 2 36所示 。 XC 9500系列 CPLD共分為 V、 V和 V三種系列 。D=A 共享擴展項就是由每個宏單元提供一個未使用的乘積項 ， 并將它們反相后反饋到邏輯陣列 ， 便于集中使用 。 (1) 載入 CFGIN指令進入邊界掃描指令寄存器 (IR)， 并進入移位數(shù)據(jù)寄存器 (SDR)； (2) 將標準配置數(shù)據(jù)串移至 TDI端 ， 并回到測試運行閑置 (RTI)狀態(tài)； (3) 載入 RSTART指令進入 IR， 并進入 SDR狀態(tài)； (4) 啟動時鐘序列 TCK(該序列長度是可編程的 )后再回到測試運行閑置 (RIT)狀態(tài) 。 這一特征使得相應 FPGA器件在掉電時 (或工作電壓低于額定值時 )將丟失所存儲的信息 。 。 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 圖 2 14 SpartanⅡ 系列 FPGA的局域布線框圖 C L BG R M至相鄰的 G R M至相鄰的 G R M至相鄰的 G R M至相鄰的 G R M與相鄰的 C L B 直接連接與相鄰的 C L B 直接連接第 2章 大規(guī)模現(xiàn)場可編程邏輯器件 圖 2 15 與精細水平總線連接的 BUFT C L B C L B C L B C L B三 態(tài) ③ 精細布線 一些信號需要精細的布線資源以增強其性能。 一個 LC包括一個 4輸入的函數(shù)發(fā)生器、 進位邏輯和一個存儲部分。 該系列 FPGA有多達 5292個邏輯元胞及 20 105個系統(tǒng)門 ， 采用基于 VirtexTM結(jié)構(gòu)的流水線新結(jié)構(gòu) ， 片內(nèi)含有嵌入式 RAM， 并采用先進的 ， 6層板結(jié)構(gòu) ， 可實現(xiàn)不限量的可重復編程 。 第 2章 大規(guī)?，F(xiàn)場可編程邏輯器件 可編程開關(guān)矩陣（ PSM）的開關(guān)由晶體管完成，每個水平連線和垂直連線的交匯處有 6個晶體管，用于實現(xiàn)信號的連接。 缺點： ① 斷電 ， SRAM的數(shù)據(jù)就會丟失 ， 故需要外附一個 PROM或EPROM， 增加使用成本和體積 。