【正文】 由于 PROM在組合邏輯函數(shù)的輸入變量增多時(shí)PROM的存儲(chǔ)單元利用率大大降低， PROM與陣列式全譯碼器，產(chǎn)生全部最小項(xiàng)，而實(shí)際應(yīng)用時(shí)，絕大多數(shù)組合邏輯函數(shù)并不需要所有的最小項(xiàng)，所以 PLA對(duì)PROM進(jìn)行了改進(jìn)，其與陣列和或陣列都可編程。 PLA由于與陣列不采用全譯碼方式，所以標(biāo)準(zhǔn)與或表達(dá)式不適用，需要把邏輯函數(shù)化簡(jiǎn)成最簡(jiǎn)的與或表達(dá)式，然后通過可編程的與陣列構(gòu)成與項(xiàng)，用可編程的或陣列構(gòu)成與項(xiàng)的或運(yùn)算，在多個(gè)輸出時(shí)要盡量利用公共的與項(xiàng)，提高陣列利用率。在PLA中，與門陣列和或門陣列都是可編程。 PLA陣列結(jié)構(gòu) A0 A1 A3 Y0 Y1 Y2 可編程陣列邏輯 PAL(Programmable Array Logic)器件。 在 PAL中與門陣列是可編程的，而或陣列是固定的。 PAL陣列結(jié)構(gòu) A0 A1 A3 Y0 Y1 Y2 下面以一個(gè)簡(jiǎn)單的電路為例 , 具體說明 PLD是如何利用以上結(jié)構(gòu)實(shí)現(xiàn)可編程邏輯功能的： A A A B B B C C C D D D f1 f2 f DCBADACfff ???? 21含有寄存器、反饋的 I/O結(jié)構(gòu)： 三態(tài)輸出： OE=1－允許輸出 OE=0－ 輸出高阻， 可以輸入 輸入行 I D CK OE Q 1－－內(nèi)部反饋 0－－管腳輸入 通用邏輯陣列 GAL（ Generic Array Logic）器件 GAL在陣列結(jié)構(gòu)上保留了 PAL的與陣列可編程、或陣列固定的結(jié)構(gòu)。在GAL的輸出結(jié)構(gòu)上采用輸出邏輯宏單元 OLMC（ Output Logic Macro Cell）電路，而輸出邏輯宏單元 OLMC設(shè)有多種組態(tài)，可配置成專用組合輸入、專用組合輸出、組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等等，從而為邏輯設(shè)計(jì)提供了更大的靈活性。但是 CPLD擴(kuò)充了一個(gè)全局共享的可編程與陣列，把多個(gè)宏單元連接起來，并增加了 I/O控制模塊的數(shù)量和功能。 INPUT/GCLK1 INPUT/OE2/GCLKn INPUT/OE1 6~16個(gè) I/O引腳 6~16個(gè) I/O引腳 6~16個(gè) I/O引腳 宏單元 1~16 宏單元 33~48 宏單元 17~32 宏單元 49~64 6~16個(gè) I/O引腳 I/O 控制 塊 I/O 控制 塊 I/O 控制 塊 I/O 控制 塊 6~16 6~16 6~16 6~16 6~16 6~16 6~16 6~16 16 6~16 6~16 6~16 6~16 16 16 16 36 36 36 36 6 6 6 6 6個(gè)輸出使能 6個(gè)輸出使能 PIA INPUT/GCLKn LAB MAX7000S系列器件的內(nèi)部結(jié)構(gòu) 1．邏輯陣列塊 LAB（ Logic Array Blocks） ? MAX7000S結(jié)構(gòu)主要是有多個(gè)相互關(guān)聯(lián)的邏輯陣列塊 LAB構(gòu)成的，每個(gè)邏輯陣列塊 LAB都是由 16個(gè)宏單元（ Macrocells）陣列構(gòu)成。 ?對(duì)于每個(gè)邏輯陣列塊 LAB都有如下的輸入信號(hào)： 1）來自通用邏輯輸入的 PIA的 36個(gè)信號(hào)。 3）用于 I/O引腳到寄存器的直接輸入通道。其中邏輯陣列是實(shí)現(xiàn)組合邏輯的，每個(gè)邏輯陣列可以給每個(gè)宏單元提供五個(gè)乘積項(xiàng)；通過乘積項(xiàng)選擇矩陣分配這些乘積項(xiàng)作為主要邏輯輸入（如作為或門和異或門邏輯輸入）以實(shí)現(xiàn)組合邏輯函數(shù)功能，或者是把這些乘積項(xiàng)作為宏單元中的寄存器的輔助輸入（清零、置位、時(shí)鐘和時(shí)鐘的使能）。 MAX7000S結(jié)構(gòu)允許利用共享擴(kuò)展乘積項(xiàng)或并聯(lián)擴(kuò)展乘積項(xiàng)作為附加的乘積項(xiàng)直接送到同一邏輯陣列塊的任一宏單元中，這樣就可以利用擴(kuò)展乘積項(xiàng)實(shí)現(xiàn)單個(gè)宏單元不能是完成的復(fù)雜函數(shù)。每個(gè)共享擴(kuò)展項(xiàng)都可以被邏輯陣列塊 LAB內(nèi)任何一個(gè)宏單元或全部宏單元使用和共享，以便實(shí)現(xiàn)復(fù)雜的邏輯函數(shù)功能。 乘積項(xiàng) 選擇矩陣 宏單元乘 積項(xiàng)邏輯 16個(gè)共享 擴(kuò)展項(xiàng) 36個(gè) PIA 信號(hào)線 宏單元乘 積項(xiàng)邏輯 利用共享擴(kuò)展項(xiàng)實(shí)現(xiàn)多個(gè)宏單元之間的連接 并聯(lián)擴(kuò)展項(xiàng)是指宏單元中沒有被使用的乘積項(xiàng)，將這些乘積項(xiàng)分配到鄰近的宏單元去以實(shí)現(xiàn)復(fù)雜的邏輯函數(shù)功能。 使用并聯(lián)擴(kuò)展項(xiàng)，允許最多 20個(gè)乘積項(xiàng)直接送到宏單元的“或”邏輯，其中 5個(gè)乘積項(xiàng)有宏單元本身提供， 15個(gè)并聯(lián)擴(kuò)展項(xiàng)是從同一個(gè) LAB中相鄰的宏單元借用的。 （ 2）并聯(lián)擴(kuò)展項(xiàng)（ Parallel Expanders） 16個(gè)共享擴(kuò)展項(xiàng) 36個(gè) PIA信號(hào)線 到下一個(gè)宏單元 來自上一個(gè)宏單元 Preset Preset Clock Clock Clear Clear 宏單元乘 積項(xiàng)邏輯 乘積 項(xiàng)選 擇矩 陣 乘積 項(xiàng)選 擇矩 陣 宏單元乘 積項(xiàng)邏輯 利用并聯(lián)擴(kuò)展項(xiàng)實(shí)現(xiàn)多個(gè)宏單元之間的連接 通 過 可 編 程 連 線 陣 列 PIA （ Programmable Interconnect Array） ， 可以把不同的邏輯陣列塊相互連接 ， 以實(shí)現(xiàn)用戶所需要的邏輯功能 。 所有的 MAX7000S器件的專用輸入 、 I/O引腳和宏單元輸出都是連接到可編程連線陣列 PIA， 而通過可編程連線陣列 PIA能夠有把這些信號(hào)送到整個(gè)器件內(nèi)的任何地方 。 4. 可編程連線陣列 PIA 到 LAB EEPROM單元 PIA信號(hào) 圖 210 PIA連接到 LAB的方式 I/O控制塊 IOC主要是由三態(tài)門和使能控制電路構(gòu)成的 ， 在每個(gè)邏輯陣列塊 LAB和 I/O引腳之間都有一個(gè) I/O控制塊 IOC。 所有I/O引腳都有一個(gè)三態(tài)緩沖器 ， 它的使能端可以受到全局輸出使能信號(hào)的其中一個(gè)使能信號(hào)控制 ， 或者是直接連到地 （ GND） 或電源 （ VCC） 上 。 FPGA整體結(jié)構(gòu) 特點(diǎn)： 1）邏輯塊小、功能較少 2）邏輯塊的數(shù)量很多。 可配置邏輯塊 CLB內(nèi)部基本結(jié)構(gòu)如圖所示，其主要包括由觸發(fā)器、邏輯函數(shù)發(fā)生器、可編程的數(shù)據(jù)選擇器及其他控制電路組成，每個(gè) CLB實(shí)現(xiàn)單一的邏輯功能，多個(gè) CLB以陣列的形式分布在器件的中部，由 PI相連，實(shí)現(xiàn)復(fù)雜的邏輯功能。 2. 二個(gè) D觸發(fā)器 3二組多路選擇器 。這些邏輯函數(shù)發(fā)生器是采用基于靜態(tài)隨機(jī)存儲(chǔ)器的查表 LUT（ Look Up Table）結(jié)構(gòu)，如圖所示 4輸入邏輯函數(shù)發(fā)生器 GLUT的內(nèi)部結(jié)構(gòu)。 16 1 RAM G1 G2 G3 G4 G 4輸入邏輯函數(shù)發(fā)生器 GLUT的內(nèi)部結(jié)構(gòu) 在 CLB結(jié)構(gòu)圖中，邏輯函數(shù)發(fā)生器 GLUT和 FLUT各有 4個(gè)獨(dú)立的輸入變量，可分別實(shí)現(xiàn)對(duì)應(yīng)的輸入 4變量的任意邏輯函數(shù)。將 3個(gè)函數(shù)發(fā)生器組合配置，１個(gè) CLB可以完成任意 4變量、 5變量，最多 9變量的邏輯函數(shù)。 8 1 RAM 01 10 11 00 C B A 輸出 Y o o o o o o o D3 D2 D1 D0 +5V R R R R OE A0 A1 A1 A0 Y0 Y1 Y2 Y3 2 線 4 線 譯碼器 ?字線與位線的交點(diǎn)處 ?有二極管相當(dāng)存儲(chǔ)數(shù)據(jù) 1 ?無(wú)二極管相當(dāng)存儲(chǔ)數(shù)據(jù) 0 當(dāng) OE=1時(shí)輸出為高阻狀態(tài) 0 0 0 1 0 1 1 1 1 1 0 1 1 1 1 0 1