存儲(chǔ)器復(fù)雜可編程邏輯器和現(xiàn)場(chǎng)可編程門陣列-在線瀏覽
2025-01-30 21:49本頁(yè)面
【正文】 寫地 址寄 存器 數(shù)據(jù)選擇器 寄存地址線上的地址 寄存要寫入的數(shù)據(jù) ADV=0:普通模式讀寫 ADV=1:叢發(fā)模式讀寫 WE =0:寫操作 =1:讀操作 寄存各種使能控制信號(hào)，生成最終的內(nèi)部讀寫控制信號(hào)； 2位二進(jìn)制計(jì)數(shù)器 , 處理 A1A0 ADV=0:普通模式讀寫 CP A1 A 2 A 3 A4 A5 A6 A7 A8 A9 WE A DV CE A 1 2 3 4 5 6 7 8 9 10 11 O ( A 1) O ( A 4) O ( A 7) I ( A 8) O ( A 2) O ( A 3) I ( A 5) I ( A 6) I / O 片 選 無(wú) 效 =0:寫操作 WE =1:讀操作 WE 普通模式讀寫模式 :在每個(gè)時(shí)鐘有效沿鎖存輸入信號(hào) ,在一個(gè)時(shí)鐘周期內(nèi) ,由內(nèi)部電路完成數(shù)據(jù)的讀 (寫 )操作。開始讀 A2 數(shù)據(jù) I/O輸出 A2數(shù)據(jù) 。開始 讀 A7 數(shù)據(jù) 開始讀 A4地址單元數(shù)據(jù) I/O輸入 A5數(shù)據(jù) 。開始寫 A5數(shù)據(jù) , CP A1 A 2 A3 WE A DV CE A 1 2 3 4 5 6 7 8 9 10 11 O ( A 1) O ( A 2+ 1) O ( A 2) I ( A 3) O ( A 1+ 1 ) O ( A 1+ 2) O ( A 2+ 2 ) O ( A 2+ 3 ) O ( A 2) I ( A 3+ 1) I / O 讀 A2地址單元數(shù)據(jù) 叢發(fā)模式讀A2+1中的數(shù)據(jù) 叢發(fā)模式讀A2+2中的數(shù)據(jù) 叢發(fā)模式讀A2+3中的數(shù)據(jù) 叢發(fā)模式重新讀 A2中的數(shù)據(jù) ADV=1:叢發(fā)模式讀寫 叢發(fā)模式讀寫模式：在有新地址輸入后 ,自動(dòng)產(chǎn)生后續(xù)地址進(jìn)行讀寫操作 ,地址總線讓出 讀 A1地址單元數(shù)據(jù) 叢發(fā)模式讀A1+1中的數(shù)據(jù) 叢發(fā)模式讀A1+2中的數(shù)據(jù) 在由 SSRAM構(gòu)成的計(jì)算機(jī)系統(tǒng)中，由于在時(shí)鐘有效沿到來(lái)時(shí)，地址、數(shù)據(jù)、控制等信號(hào)被鎖存到 SSRAM內(nèi)部的寄存器中，因此 讀寫過程的延時(shí)等待均在時(shí)鐘作用下，由 SSRAM內(nèi)部控制完成 。 SSRAM的使用特點(diǎn)： 兩種特殊類型的 SRAM 動(dòng)態(tài)存儲(chǔ)單元及基本操作原理 T 存儲(chǔ)單元 寫操作 :X=1 =0 T導(dǎo)通，電容器 C與位線 B連通 輸入緩沖器被選通，數(shù)據(jù) DI經(jīng)緩沖器和位線寫入存儲(chǔ)單元 如果 DI為 1，則向電容器充電， C存1。 刷新 R 行選線 X OD讀 /寫 WEI輸出緩沖器 /靈敏放大器 刷新緩沖器 輸入緩沖器 位 線 B 動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 讀操作 :X=1 =1 WET導(dǎo)通，電容器 C與位線 B連通 輸出緩沖器 /靈敏放大器被選通， C中存儲(chǔ)的數(shù)據(jù)通過位線和緩沖器輸出 T / 刷新 R 行選線 X ODWEI輸出緩沖器 /靈敏放大器 刷新緩沖器 輸入緩沖器 位 線 B 每次讀出后，必須及時(shí)對(duì)讀出單元刷新，即此時(shí)刷新控制 R也為高電平，則讀出的數(shù)據(jù)又經(jīng)刷新緩沖器和位線對(duì)電容器 C進(jìn)行刷新。 WE D0 D1 D2 D3 WE CE A0 A11 4K 4位 I/O0 I/O1 I/O2 I/O3 D12 D13 D14 D15 CE A0 A11 4K 4位 I/O0 I/O1 I/O2 I/O3 WE 1. 字長(zhǎng)（位數(shù)）的擴(kuò)展 用 4K 4位的芯片組成 4K 16位的存儲(chǔ)系統(tǒng)。 RAM1 D0 D7 A0 A12 CE1 芯片數(shù) =4 RAM1 D0 D7 A0 A12 CE1 RAM1 D0 D7 A0 A12 CE1 RAM1 D0 D7 A0 A12 CE1 系統(tǒng)地址線數(shù) =15 系統(tǒng) :A0 ~ A14 A13 ~ A14? 2023H 2023H 2023H ┇ 3FFFH 4000H 400H 4002H ┇ 5FFFH 6000H 6001H 6002H ┇ 7FFFH 0000H 0001H 0002H ┇ 1FFFH 芯片 :A0 ~ A12 32K 8位存儲(chǔ)器系統(tǒng)的地址分配表 各RAM芯片 譯碼器有效輸出端 擴(kuò)展的地址輸入端 A14 A13 8K 8位 RAM芯片地址輸入端 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 對(duì)應(yīng)的十六進(jìn)制地址碼 Ⅰ 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 ┇ 1 1 1 1 1 1 1 1 1 1 1 1 1 0000H 0001H 0002H ┇ 1FFFH Ⅱ 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 ┇ 1 1 1 1 1 1 1 1 1 1 1 1 1 2023H 2023H 2023H ┇ 3FFFH Ⅲ 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 ┇ 1 1 1 1 1 1 1 1 1 1 1 1 1 4000H 400H 4002H ┇ 5FFFH
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1