【正文】 。 DLL可使時(shí)鐘信號(hào)按倍頻 ， 或使時(shí)鐘信號(hào)按 、 、 16分頻輸出 。 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 PLL電路的原理結(jié)構(gòu)圖 壓 控 振 蕩 器控 制 電路C L K I NC L K O U T時(shí) 鐘 分 布 網(wǎng) 絡(luò)C L K F B可 調(diào) 整 的延 遲 線控 制 電路C L K I NC L K O U T時(shí) 鐘 分 布 網(wǎng) 絡(luò)C L K F BDLL電路的原理結(jié)構(gòu)圖 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 SpartanⅡ 系列 FPGA的 DLL電路采用了一些數(shù)字電路的延遲元件作為可調(diào)整的延遲線電路 D e l a y D e l a y D e l a yD e l a y時(shí) 鐘 網(wǎng) 絡(luò)C L K I NC L K O U TC L K F B延 遲 控 制第 2章 大規(guī)模現(xiàn)場(chǎng)可編程邏輯器件 DLL電路與芯片內(nèi)部的連接 延 遲比 較 器C L K F B數(shù) 據(jù) 信 號(hào)I O BC L BC L K I N誤 差 信 號(hào)第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 基本的 SRAM FPGA的編程原理 在現(xiàn)場(chǎng)可編程集成電路的應(yīng)用設(shè)計(jì)中 ， 針對(duì)具體目標(biāo)器件 ， 需要不同的編程方式來實(shí)現(xiàn)目標(biāo)數(shù)字系統(tǒng)的下載 。 具備 ISR功能的器件可直接在目標(biāo)系統(tǒng)中或印制電路板上通過數(shù)據(jù)下載電纜配置和重新配置 ， 無需專門的編程器 。 具有 ISR功能的 FPGA器件采用了 SRAM制造工藝 ， 由 SRAM存儲(chǔ)配置數(shù)據(jù) ， 亦稱作 SRAM現(xiàn)場(chǎng)可編程門陣列 。 采用這類FPGA的數(shù)字系統(tǒng)在每次接通電源后 ， 必須首先對(duì)該器件的 SRAM加載數(shù)據(jù) ， 即重新裝入器件功能配置數(shù)據(jù) 。 配置器件的過程與 ISP相似 ， 也是在用戶的目標(biāo)系統(tǒng)或印制電路板上進(jìn)行的 ， 故稱在系統(tǒng)可重配置 (或重構(gòu) )技術(shù) 。 邏輯配置：指經(jīng)過用戶設(shè)計(jì)輸入并經(jīng)過開發(fā)系統(tǒng)編譯后產(chǎn)生的配置數(shù)據(jù)文件， 將其裝入 FPGA芯片內(nèi)部的可配置存儲(chǔ)器的過程，簡(jiǎn)稱為 FPGA的下載。 通過 TAP進(jìn)行數(shù)據(jù)配置時(shí) ， 需要采用專門的CFGIN指令 ， 這個(gè)指令可把到達(dá) TDI的輸入數(shù)據(jù)轉(zhuǎn)換成內(nèi)部配置總線的數(shù)據(jù)包 。 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 基于 EPROM/E2PROM/Flash Memory的現(xiàn)場(chǎng)可編程邏輯器件 與 SRAM FPGA相比， EPROM/E2PROM/Flash Memory CPLD的主要特征是： 基于寬位的乘積項(xiàng)（ ProductTerm）陣列輸入結(jié)構(gòu)， 基于非揮發(fā)的 EPROM/E2PROM/Flash Memory開關(guān)編程原理， 功能復(fù)雜的可編程邏輯塊， 集中布線的布線池等。 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 EPROM/E2PROM/Flash Memory CPLD的基本結(jié)構(gòu)和工作原理 1. 基于寬位輸入的乘積項(xiàng) （ ProductTerm） 的 PLD原型結(jié)構(gòu) （ 以 MAX 7000為例 ， 其他型號(hào)的結(jié)構(gòu)與此都非常相似 ） 這種 PLD可分為三塊結(jié)構(gòu)： 以宏單元 （ Marocell） 陣列組合的邏輯陣列模塊（ LAB） ， 可編程連線 （ PIA） 和 I/O控制塊 。 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 圖 2 35 基于寬位輸入的乘積項(xiàng)的 PLD內(nèi)部結(jié)構(gòu) 宏單元17 ～ 328 ～ 1636168 ～ 16……宏單元49 ～ 648 ～ 1636168 ～ 16I / O控制塊I / O控制塊宏單元1 ～ 168 ～ 1636168 ～ 16…8 ～ 16I / O 腳… 宏單元33 ～ 488 ～ 1636168 ～ 16I N P U T / O E 2I / O控制塊I / O控制塊L A B AL A B CL A B BL A B D8 ～ 16I / O 腳8 ～ 16I / O 腳8 ～ 16I / O 腳I N P U T / O E 1I N P U T / G C L R nI N P U T / G C L K 1可編程連線第 2章 大規(guī)模現(xiàn)場(chǎng)可編程邏輯器件 圖 2 36 宏單元結(jié)構(gòu) … ……D / T QP R NC L R NE N A可編程寄存器旁 路 寄 存器到 I / O控制塊P I A共 享 邏 輯擴(kuò) 展 項(xiàng)16 個(gè) 擴(kuò) 展 乘積 項(xiàng)來自 P I A 的 36 個(gè)信號(hào)乘 積 項(xiàng) 邏輯 陣 列并 行 邏 輯擴(kuò) 展 項(xiàng)( 來 自 其 他宏 單 元 )全局清零全局時(shí)鐘時(shí)鐘 / 使能選擇清零選擇VCC…可編程D 觸發(fā)器乘積項(xiàng)選擇矩陣可 編 程 選擇 開 關(guān)2. 基本元胞 ——宏單元 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 3. 擴(kuò)展乘積項(xiàng) （ Expender Product Terms） 盡管大多邏輯函數(shù)能夠用每個(gè)宏單元中的 5個(gè)乘積項(xiàng)實(shí)現(xiàn) ， 但某些邏輯函數(shù)比較復(fù)雜 ， 要實(shí)現(xiàn)它們 ， 需要附加乘積項(xiàng) 。 1） 共享擴(kuò)展項(xiàng) 每個(gè) LAB有 16個(gè)共享擴(kuò)展項(xiàng) 。 每個(gè)共享擴(kuò)展乘積項(xiàng)可被 LAB內(nèi)任何 (或全部 )宏單元使用和共享 ， 以實(shí)現(xiàn)復(fù)雜的邏輯函數(shù) 。 2） 并聯(lián)擴(kuò)展項(xiàng) 并聯(lián)擴(kuò)展項(xiàng)是一些宏單元中沒有使用的乘積項(xiàng) ， 并且這些乘積項(xiàng)可分配到鄰近的宏單元去實(shí)現(xiàn)快速?gòu)?fù)雜的邏輯函數(shù) 。 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 圖 237 簡(jiǎn)單電路舉例 ABCDC L KN O TO R 2A N D 3QP R NDC L R NO U T4. 基于寬位乘積項(xiàng)輸入結(jié)構(gòu) PLD的邏輯實(shí)現(xiàn)原理 下面以一個(gè)簡(jiǎn)單的電路為例 , 具體說明 PLD是如何利用以上結(jié)構(gòu)實(shí)現(xiàn)邏輯的。CCC 采用 ISP技術(shù)之后 ， 器件編程不再需要硬件器件 ， 只需一根下載電纜和器件的編程接口相連下載軟件即可實(shí)現(xiàn) 。 該系列 CPLD的宏單元數(shù)從 36個(gè)到 288個(gè)； 器件封裝的引腳數(shù)從 44個(gè)到 352個(gè)。 2） XC 9500XL系列 CPLD的結(jié)構(gòu)原理 每一個(gè) XC 9500XL系列 CPLD由多個(gè)功能塊（ FB）和 I/O塊（ IOB）組成， 可用開關(guān)矩陣 FastCONNECTⅡ 完全互連。 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 圖 2 44 XC 9500XL功能塊中的宏單元的結(jié)構(gòu)框圖 SD / T QRCE乘積項(xiàng)分配器54………3全 局 時(shí) 鐘信 號(hào)全局置位 / 復(fù)位信號(hào)附 加 的 乘積 項(xiàng)( 來 自 其 他宏 單 元 )乘 積 項(xiàng) 置位 信 號(hào)10…乘 積 項(xiàng) 時(shí)鐘乘 積 項(xiàng) 復(fù)位乘積項(xiàng) OE乘積項(xiàng)時(shí)鐘使能附 加 的 乘積 項(xiàng)( 來 自 其 他宏 單 元 )接 F a s t C O N N E C T Ⅱ開關(guān)矩陣O U TP T O E接 I / O 塊（ 2） 宏單元 第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 圖 2 45 宏單元的時(shí)鐘和置位 /復(fù)位 RCED / TS乘積項(xiàng)置位乘積項(xiàng)時(shí)鐘乘積項(xiàng)復(fù)位全局置位 /復(fù)位全局時(shí)鐘 1全局時(shí)鐘 2全局時(shí)鐘 3I/ O / G CL K 3I/ O / G CL K 2I/ O / G CL K 1I/ O / G S R宏單元第 2章 大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件 圖 2 46 乘積項(xiàng)分配器邏輯框圖 SQR10來 自 上 端宏 單 元 接 上 端 宏單 元乘 積 項(xiàng) 分 配 器乘 積 項(xiàng) 置位全局置位 / 復(fù)位全局時(shí)鐘乘 積 項(xiàng) 復(fù)位乘 積 項(xiàng) 復(fù)位乘積項(xiàng) OE全局置位 / 復(fù)位來 自 下 端宏 單 元 接 下 端 宏單 元CED / T（ 3）