【文章內(nèi)容簡介】 顯示時間和選擇模塊的脈沖，從而來控制他們 4 s切換顯示一次。 3 調(diào)試過程 要完成一個程序最重要的一部分便是調(diào)試部分，有時一個程序的各模塊都想好了，且大致的程序都寫好的，但也并不一定能代表成功，往往做一個項目調(diào)試一個程序要占到編寫一個程序大部分時間。所以不可避免的也出現(xiàn)了很多問題 ，由于這個程序的所有部分都是自己一個字母敲打而成，在調(diào)試中出現(xiàn)了很多問題，由于自己為了簡化程序，盡量少利用資源來完成實訓，這個程序在調(diào)試時出現(xiàn)的最大的問題就是車費和車程從 16進制轉(zhuǎn) 10進制的過程遇到了一定的問題，最終自己在調(diào)試了幾個小時候還是完成了調(diào)試，在調(diào)試過程還遇到了如年不能進位，動態(tài)顯示不能實現(xiàn)， 程序出現(xiàn)管腳過多等一系列問題。由于是第一接觸做實際的項目，所以沒什么經(jīng)驗，在調(diào)試過程中總有一些細節(jié)問題不能很快察覺。自己根據(jù)試驗箱上的效果來調(diào)試程序，把程序做到了最好。 4 功能 測試 測試儀器與設備 EDA 實訓箱一臺 性能 指標測試 我這個程序 字實訓箱上運行都實現(xiàn)了預想效果，此次是自己完全動手實踐寫成的程序，當然也有我的很多特點。其一我只用了 三個撥把開關就能實現(xiàn)控制車程、車費、年月日、時分秒四個數(shù)據(jù)的動態(tài)與手動顯示，以及切換校時的三個按鈕。 其次就是我利用所學知識盡量少用乘除法，把計算模塊所耗資源減到了 4%。還用我的程序增加了很多功能，如汽車轉(zhuǎn)向，調(diào)檔，顯示是否有客，緊急情況顯示，車頂廣告箱會根據(jù)白晝自動亮滅。 試驗箱上的 S0和 S1用來控制車速， S2用來控制顯示是否有客人 ,S2往上撥表示有客人 。S5 用來控制是否手動顯示 ， S5 往上撥表示 手動顯示，負責為 4S 一切換的動態(tài)顯示 。 S6 和S7 用來手動控制分別顯示車程、車費、時分秒、年月日，當手動顯示到年月日是可用 KK K10來校時年月日，當手動顯示到時分秒是可用 K K K10來校時時分秒。 S8是緊急情況控制， s8往上撥，表示有緊急情況，蜂鳴器響同時有三個 LED黃燈亮。 S9是控制右轉(zhuǎn)，S10控制左轉(zhuǎn)。 S15用來時鐘的清零端，當 s15往上撥時時鐘清零。 5 實訓心得體會 這次實訓是我第一次通過自己的能力將 EDA知識運用到實際中，從中受益匪淺 ，激發(fā)的 學習興趣，同時也培養(yǎng)了我思考能力和創(chuàng)新能力，為我今后的實踐創(chuàng)新提供了很好的鋪墊作用 。我選的實訓題目是出租車計費器，雖然在此之前聽老師大致講解過車租車計費器的設計方案，但自己真正設計時，在一開始還是有點摸不著頭腦，于是根據(jù)實訓里的每一個要求，通過查找資料，再綜合 實際情況 ，有了一個總體的設計框架。設計一個良好的 EDA 程序，不僅要求符合題意，同時也應將盡量少的占用系統(tǒng)的資源， 在初步編寫的程序中，所占的資源比較大，通過自己一步步調(diào)試 ，修改了很多語句，最終能順利地將系統(tǒng)資源降低到 29%，特別是計費和計程模塊 ,我從占 系統(tǒng)資源 150%降低到 4%。 通過這一點，讓我們明白了，想要得到一個優(yōu)異的程序，必須善于發(fā)現(xiàn)問題改正問題，同時要有一顆持之以恒的心。雖然在實訓中遇到了一些我們不能完成的問題，但也能在問題中提高很多專業(yè)知識，尤其是課堂上自己還沒掌握的知識點，通過本次實驗加深了理解，當然也離不開老師的悉心教導。 程序的調(diào)試是讓我收獲最多的，在調(diào)試時，可以鍛煉自發(fā)現(xiàn)問題和解決問題的能力。我一定會在大學以后的時間里繼續(xù)努力學習 EDA相關方面的知識和進行一些實際的項目，為自己在 以后在電子大賽做好準備。 6 參考文獻 【 1】曹昕燕、 周鳳臣、聶春燕， EDA技術實驗與課程設計【 M】，清華大學出版社 【 2】劉欲曉、方強、黃宛寧， EDA技術與 VHDL電路開發(fā)應用實踐【 M】，電子工業(yè)出版社。 【 3】基于 EDA技術出租車計費器的設計 (樣本 ) 百度文庫 附錄 附錄 1：仿真波形圖（部分模塊） 車輛計費部分仿真波形圖 24進制的仿真波形圖 60進制的仿真波形圖 夜燈模塊顯示 仿真波形圖 附錄 2:程序清單 一秒分頻器 module clk_1s(clk,t)。 input clk。 output reg t。 reg [24:0] qs。 always @(posedge clk ) begin if(qs==202000001) qs=0。 else qs=qs+1。 if(qs100000001) t=0。 else t=1。 end endmodule 八秒分頻器 module fenpin1(clk,clkn)。 input clk。 output reg clkn。 reg [28:0] qs。 always @(posedge clk) begin if(qs=1600000001) qs=0。 else qs=qs+1。 if(qs=800000001) clkn=1。 else clkn=0。 end endmodule 十六秒分頻器 module fenpin2(clk,clkn2)。 input clk。 output reg clkn2。 reg [32:0] qs。 always @(posedge clk) begin if(qs=3202000001) qs=0。 else qs=qs+1。 if(qs1600000001) clkn2=1。 else clkn2=0。 end endmodule 時分秒模塊 module clk_1s(clk,t)。 input clk。 output reg t。 reg [24:0] qs。 always @(posedge clk ) begin if(qs==202000001) qs=0。 else qs=qs+1。 if(qs100000001) t=0。 else t=1。 end endmodule module t24(clr,clk,t,q,j)。 input clr,clk,j。 output reg t。 output reg [7:0] q。 always @(posedge clk^j or negedge clr) begin if(~clr) q=0。 else if (q==39。h23) begin q=0。t=1。end else begin t=0。q=q+1。 if(q[3:0]==39。ha) begin q[7:4]=q[7:4]+1。q[3:0]=0。end end end endmodule module t60(clr,clk,t,q,j)。 input clr,clk,j。 output reg t。 output reg [7:0] q。 always @(posedge clk^j or negedge clr) begin if(~clr) q=0。 else if (q==39。h59) begin q=0。t=1。end else begin t=0。q=q+1。 if(q[3:0]==39。ha) begin q[7:4]=q[7:4]+1。q[3:0]=0。end end end endmodule module sfm(clk,clr,jm,jf,js,qm,qf,qs,cout)。 input clk,clr,jm,jf,js。 output [7:0] qm,qf,qs。 output cout。 wire q1,q2,q3。 clk_1s(clk,q1)。 t60(clr,q1,q2,qm,jm)。 t60(clr,q2,q3,qf,jf)。 t24(clr,q3,cout,qs,js)。 endmodule 年月日模塊 module nyr(clk,clrn,jr,jy,jn,qn,qy,qr)。 input clrn,c