veriloghdl語言編寫的基于eda的多功能出租車計費器word格式源文件-資料下載頁
2024-11-08 16:04本頁面
【導讀】式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。代中期開發(fā)出來的。現(xiàn)在，隨著系統(tǒng)級FPGA以及片上系統(tǒng)的出現(xiàn)，軟硬件協(xié)同設(shè)計和系統(tǒng)。傳統(tǒng)意義上的硬件設(shè)計越來越傾向于與系統(tǒng)設(shè)計和軟件設(shè)計相結(jié)合。安裝在與汽車輪相連接的傳感器在汽車行進時向自動計費器發(fā)送脈沖信號，在一定。的公里數(shù)內(nèi)，按起步價計費；超過這一里程后，自動計費器按里程計費；超過一定費用后，則則增加里程費用。①用EDA實訓儀的I/O設(shè)備和PLD芯片實現(xiàn)出租車計費器的設(shè)計。），車行駛2km以內(nèi)，只收起步價7元。③出租車行駛超過2km后，按每公里。⑤出租車達到目的地后，計程和計費數(shù)據(jù)清零，為下一次計費開始。選信號控制哪部分譯碼模塊輸出的數(shù)據(jù)用數(shù)碼管顯示。元/Km計費，在里程達到10km時，每公里回收50%的車費，車停止和暫停時不計費；后動態(tài)顯示的時間間隔為4秒鐘。這個模塊是由很多小模塊組成,共同實現(xiàn)車程和車費及相關(guān)狀態(tài)的顯示。clk是輸出脈沖，clkn是輸入脈沖。
【正文】 g[19:0] chefei。 always @(posedge clk) begin if(stop==0) egin chefei=0。lucheng=0。end else begin if(ting==1) begin lucheng[7:4]=lucheng[7:4]+2。lucheng[3:0]=lucheng[3:0]+5。 if(lucheng[3:0]==39。ha) begin lucheng[3:0]=0。lucheng[7:4]=lucheng[7:4]+1。 if(lucheng[7:4]==39。ha) begin lucheng[7:4]=0。lucheng[11:8]=lucheng[11:8]+1。 if(lucheng[11:8]==39。ha) begin lucheng[11:8]=0。lucheng[15:12]=lucheng[15:12]+1。 if(lucheng[15:12]==39。ha) begin lucheng[15:12]=0。lucheng[18:16]=lucheng[18:16]+1。 end end end end end end if(lucheng=39。h2020) chefei[11:8]=7。 else if(lucheng=39。h10000) chefei[3:0]=chefei[3:0]+4。 else if(lucheng39。h10000) chefei[3:0]=chefei[3:0]+6。 if(chefei[3:0]9) begin chefei[7:4]=chefei[7:4]+1。chefei[3:0]=chefei[3:0]%39。ha。 if(chefei[7:4]9) begin chefei[7:4]=0。chefei[11:8]=chefei[11:8]+1。 if(chefei[11:8]9) begin chefei[11:8]=0。chefei[15:12]=chefei[15:12]+1。 if(chefei[15:12]9) begin chefei[15:12]=0。chefei[19:16]=chefei[19:16]+1。 end end end end end endmodule 顯示車程與車費模塊 module xianfei(chefei,lucheng,k2,x2,clkn,xk)。 input k2,xk,clkn。 input [19:0] chefei,lucheng。 output reg[31:0] x2。 always begin if(xk==1) begin if(k2) begin x2[19:0]=chefei。x2[31:24]=39。hcf。end else begin x2[19:0]=lucheng。x2[31:24]=39。hcc。end end else begin if(clkn==1) begin x2[19:0]=chefei。x2[31:24]=39。hcf。end else begin x2[19:0]=lucheng。x2[31:24]=39。hcc。end end end endmodule 載客情況模塊 module zaike(stop,youke,wuke)。 input stop。 output reg youke,wuke。 always begin if(stop) begin youke=1。wuke=0。end else begin youke=0。wuke=1。end end endmodule 緊急情況模塊 module jinji(clk,tf,tfd1,tfd2,tfd3,xiang)。 input clk,tf。 output reg tfd1,tfd2,tfd3,xiang。 reg [24:0] qs,q。 always @(posedge clk) begin if (tf==0) begin tfd1=0。tfd2=0。tfd3=0。xiang=0。end else begin if(qs=10000001) qs=0。 else qs=qs+1。 if(qs5000001) begin tfd1=0。tfd2=0。tfd3=0。xiang=0。end else begin tfd1=1。tfd2=1。tfd3=1。xiang=1。end end end endmodule 轉(zhuǎn)向燈模塊 module zxdeng(clk,z1,z2,zuod,youd)。 input z1,z2,clk。 output reg zuod,youd。 reg [24:0] qs。 always @(posedge clk) begin if(z1) begin if(qs=20200001) qs=0。 else qs=qs+1。 if(qs=10000001) zuod=1。 else zuod=0。 end else zuod=0。 if(z2) begin if(qs=20200001) qs=0。 else qs=qs+1。 if(qs=10000001) youd=1。 else youd=0。 end else youd=0。 end endmodule 數(shù)碼管總顯示選擇模塊 module xuanzhe(k1,k2,x1,x2,x,xk,clkn2)。 input k1,k2,xk,clkn2。 input [31:0] x1,x2。 output reg [31:0] x。 always begin if(xk==1) begin if({k2,k1}==0^{k2,k1}==3) x=x1。 else x=x2。 end else begin if(clkn2==0) x=x1。 else x=x2。 end end 注：全文設(shè)置為固定值 20 磅
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