【文章內(nèi)容簡介】 GHz的正弦信號進(jìn)行采樣，則采樣時間的精度就必須是幾個皮秒。對信號進(jìn)行非均勻采樣的關(guān)鍵是如何精確控制ADC進(jìn)行采樣，有兩種方法可以采用：1）產(chǎn)生非均勻的采樣時鐘送往ADC；2）ADC的采樣時鐘是均勻時鐘，但是通過控制ADC什么時候開始工作來實現(xiàn)非均勻采樣。這兩種方法都需要非均勻的控制信號。按照非均勻采樣的理論，每個采樣點的采樣時間應(yīng)該是完全隨機的，但是這在實際實現(xiàn)中是不可能的或者很難實現(xiàn)。因此，可以選擇偽隨機采樣脈沖或者偽隨機控制信號。偽隨機采樣脈沖或者偽隨機控制信號的實現(xiàn)框圖如圖41所示 圖41 偽隨進(jìn)采樣脈沖產(chǎn)生電路圖41中，兩個偽隨機碼產(chǎn)生電路產(chǎn)生偽隨機碼序列，分別送往計數(shù)器1和計數(shù)器2，作為計數(shù)器的預(yù)設(shè)值；計數(shù)器對高頻時鐘進(jìn)行計數(shù)，當(dāng)計數(shù)器溢出時，就會產(chǎn)生一個脈沖；控制電路實現(xiàn)控制計數(shù)器1和計數(shù)器2的切換。由于偽隨機碼產(chǎn)生電路產(chǎn)生的數(shù)值是偽隨機的，因此計數(shù)器輸出脈沖的寬度也是偽隨機的。最后，兩個計數(shù)器產(chǎn)生的偽隨機脈沖經(jīng)過脈沖合成電路，形成所需要的偽隨機采樣脈沖或者偽隨機控制信號。根據(jù)上面的論述，非均勻采樣系統(tǒng)的實現(xiàn)框圖如圖42所示。 42 非均勻采樣實現(xiàn)的原理框圖 硬件實現(xiàn)的組成框圖及各種硬件電路根據(jù)上面對非均勻采樣硬件實現(xiàn)的分析，選擇了一種硬件實現(xiàn)方案，硬件組成包括：ADC、CPLD、DSP、USB接口和FLASH。整個硬件實現(xiàn)的組成框圖如圖43所示： 圖43硬件實現(xiàn)的組成框圖信號調(diào)理電路信號調(diào)理電路的功能主要是把輸入信號轉(zhuǎn)換成符合ADC模塊要求的信號，送往ADC模塊進(jìn)行采樣，其電路連接如圖44所示。圖44信號調(diào)理電路非均勻采樣脈沖產(chǎn)生電路非均勻采樣脈沖產(chǎn)生電路是通過可編程邏輯器件（CPLD）來實現(xiàn)的?？删幊踢壿嬈骷x用Xilinx公司XC9500XL系列中的XC95144XL，其具有如下的特點：（1） 工作頻率高達(dá)177MHz；（2） 內(nèi)含144個宏單元，由3200個門可供使用，最大117個用戶可用I/O口；（3） 增強的數(shù)據(jù)安全特性和高度的可靠性；（4） ，可接受5V、。在本實現(xiàn)方案中，CPLD輸入時鐘的頻率為100MHz。按照實現(xiàn)非均勻周期采樣的基本原理，需要在CPLD內(nèi)部實現(xiàn)產(chǎn)生一組不同采樣頻率的電路，實現(xiàn)方法為：1）在CPLD內(nèi)部實現(xiàn)多個計數(shù)器，這些計數(shù)器依次對100MHz的輸入時鐘進(jìn)行計數(shù)，當(dāng)計數(shù)器溢出后，就產(chǎn)生一個脈沖信號；2）計數(shù)器的預(yù)設(shè)值是一組預(yù)先經(jīng)過選擇的確定數(shù)值。CPLD的工作過程為：上電后DSP初始化完成后給CPLD一個啟動信號，CPLD收到啟動信號后開始計數(shù)，計數(shù)到66后發(fā)生溢出，然后輸出一個脈沖，同時啟動下一個計數(shù)器，該計數(shù)器計數(shù)到67后輸出一個脈沖到ADC，這樣的計數(shù)器有十個或者更多，當(dāng)最后一個計數(shù)器溢出且輸出一個脈沖后同時啟動第一個計數(shù)器，如此循環(huán)。ADC與DSP的接口連接采樣與數(shù)據(jù)處理單元包括ADC模塊和數(shù)字信號處理器。ADC模塊負(fù)責(zé)信號的采樣，數(shù)字信號處理器負(fù)責(zé)對采樣后的信號進(jìn)行算法處理。ADC模塊：模數(shù)轉(zhuǎn)換芯片選用的是TI公司的高速、高精度ADC－THS12082。THS12082的采樣速率最高為8MHz，輸出為12位，適用于雷達(dá)、圖像、高精度數(shù)據(jù)采集和通訊領(lǐng)域；多級流水線結(jié)構(gòu)，輸出控制邏輯保證不會發(fā)生數(shù)據(jù)丟失；內(nèi)部有兩個控制寄存器，可以靈活地設(shè)置工作方式；模擬輸入方式可以配置為兩路單端模擬輸入或者一路差分輸入，可以對兩路模擬輸入同時進(jìn)行采樣；內(nèi)部集成了16個字FIFO，可以減輕處理器的負(fù)擔(dān)；參考電壓可由外部提供或者使用內(nèi)部參考電壓。THS12082在差分輸入的情況下有兩種采樣模式：單次采樣模式和連續(xù)采樣模式。設(shè)置為單次采樣模式時，采樣時鐘是由內(nèi)部產(chǎn)生的，THS12082在采樣觸發(fā)脈沖的觸發(fā)下開始一次采樣；設(shè)置為連續(xù)采樣時，THS12082在外部時鐘的驅(qū)動下連續(xù)進(jìn)行采樣。在本設(shè)計方案中，THS12082的工作方式選擇如表45：表45 工作方式選擇表參考電壓選擇內(nèi)部參考電壓采樣模式選擇單次采樣模式模擬信號輸入差分輸入FIFO觸發(fā)電平1字?jǐn)?shù)據(jù)輸出格式二進(jìn)制補碼在THS12082能夠正常工作前必須對其進(jìn)行正確的初始化，初始化過程主要是通過操作兩個控制寄存器CR0和CR1，來正確配置THS12082。初始化流程圖如圖46所示。開始是否使用默認(rèn)設(shè)置復(fù)位THSI2082清除復(fù)位結(jié)束復(fù)位THSI2082清除復(fù)位寫自定義控制到寄存器CRO寫自定義控制到寄存器CRI圖46 THS12082初始化流程圖DSP數(shù)字信號處理器TMS320C5900是美國TI公司高性能數(shù)字信號處理器TMS320C5000系列的一種，采用修正的哈佛總線結(jié)構(gòu)，共有一套256位的程序總線、兩套32位的程序總線和一套32位的DMA專用總線；內(nèi)部有8個功能單元可以并行操作，工作頻率最大為150M，內(nèi)部有64K字節(jié)的RAM，最大處理能力為1200MIPS；內(nèi)部集成了豐富的外圍設(shè)備接口，如外部存儲器接口（EMIF）、多通道緩沖串口（McBSPs）和主機接口（HPI），與外部存儲器、協(xié)處理器、主機以及串行設(shè)備的連接非常方便。ADC與DSP的硬件連接：THS12082與THS12082硬件連接是通過5509外部存儲接口，配置在CE3空間，中斷信號與TMS320C5509的外部中斷5相連。具體電路連接如圖47所示。 THS12082 TMS320C5509圖47 ADC與DSP的連接工作過程為：THS12082初始化工作完成后開始采樣，輸出數(shù)據(jù)先存放在內(nèi)部的16字FIFO中，當(dāng)FIFO中的數(shù)據(jù)量大于設(shè)定的數(shù)值時，DATA_AV信號有效（其有效電平和觸發(fā)沿的選擇可由控制寄存器來設(shè)定），于是THS12082發(fā)出一個中斷信號到DSP，DSP收到中斷后對開始讀取數(shù)據(jù)，送到內(nèi)部RAM中保存。 系統(tǒng)硬件的選擇 ADC的工作頻率選擇由于非均勻采樣的抗混疊能力，可以檢測到高于幾倍采樣頻率的信號，又考慮到硬件實現(xiàn)的成本，我們選擇了最高采樣頻率為8MHz的ADC。接口方案的選擇數(shù)字信號處理算法的計算量一般比較大，為了能夠?qū)崿F(xiàn)實時處理，選用的PC機接口的數(shù)據(jù)傳輸速度應(yīng)該盡量快，同時硬件成本不能太高，實現(xiàn)難度不應(yīng)很大。近幾年來，USB接口取得了飛速發(fā)展和廣泛應(yīng)用，其接口芯片的價格也已比較便宜，開發(fā)起來也比較容易，因此。采樣脈沖產(chǎn)生方法的選擇顯然，在整個非均勻采樣實現(xiàn)中，偽隨機采樣脈沖的產(chǎn)生會比較困難。但是，根據(jù)前面的論述，非均勻周期采樣是近似的非均勻采樣，具有非均勻采樣一樣的優(yōu)點。因此，可以用產(chǎn)生一組不同采樣頻率的電路來代替?zhèn)坞S采樣脈沖產(chǎn)生電路，從而在滿足頻率檢測范圍的要求下，大大降低系統(tǒng)的實現(xiàn)難度。具體的硬件實現(xiàn)，我們選用成本比較低廉的可編程邏輯器件CPLD來產(chǎn)生采樣脈沖，由于采用可編程邏輯器件來實現(xiàn)采樣頻率產(chǎn)生電路，可以對不同的檢測要求產(chǎn)生不同采樣頻率組，具有高度的靈活性。系統(tǒng)設(shè)計指標(biāo)要實現(xiàn)采樣信號不失真，需要達(dá)到以下性能指標(biāo)：系統(tǒng)完成一次頻率檢測的時間不能大于3秒鐘；頻率檢測的最大誤差為177。；頻率檢測范圍為：100 KHz～20000KHz； USB傳輸速度應(yīng)能達(dá)到100Mbps。 PC機接口，它是一個全面集成的解決方案，占用很少的電路板空間，并縮短開發(fā)時間，主要結(jié)構(gòu)如下：包括1個8051處理器、1個智能串行接口引擎（SIE）、1個USB收發(fā)器、16KB片上RAM(其中包括4KB FIFO)存儲器以及1個通用可編程接口（GPIF）。CY7C68013獨特的架構(gòu)具有如下特點：1) 包括1個智能串行接口引擎（SIE），它執(zhí)行所有基本的USB功能，將嵌入的MCU解放出來用于實現(xiàn)其他豐富的功能，以保證持續(xù)高速有效的數(shù)據(jù)傳輸；2)具有4KB的大容量FIFO用于數(shù)據(jù)緩沖，當(dāng)作為從設(shè)備時，可采用Synchronous/Asynchronous FIFO接口與主設(shè)備（如ASIC，DSP等）連接；當(dāng)作為主設(shè)備時，可通過通用可編程接口（GPIF）形成任意的控制波形來實現(xiàn)與其他從設(shè)備連接； 3) 固件軟配置，可將需要在CY7C68013上運行的固件，存放在主機上，當(dāng)USB設(shè)備連上主機后，下載到設(shè)備上，這樣就實現(xiàn)了在不改動硬件的情況下很方便地修改固件；4) ，它提供與DSP或者M(jìn)CU連接的接口，連接方法有兩種：Slave FIFOs和Master可編程接口GPIF。在本方案中，選用了Slave FIFOs方式，異步讀寫。Slave FIFOs方式是從機方式，DSP可以像讀寫普通FIFO一樣對CY7C68013內(nèi)部的多層緩沖FIFO進(jìn)行讀寫。FLAGA、FLAGB和FLAGC是CY7C68013內(nèi)部FIFO的狀態(tài)標(biāo)志，C6211B通過通用I/O口來獲得FIFO的空、半滿（由用戶設(shè)定半滿的閾值）和滿等狀態(tài)信息。C6211B對CY7C68013內(nèi)部FIFO的選擇以及數(shù)據(jù)包的提交，具體連接如圖48所示：FLAFAFLAGBFLAGCSLCSSLOESLBDSLWRPXTENDPC7FIFOADR[0:1]ED [0:15]SLKSODROFSROCEOAOEAREAWEFSXOEXT_NT4EA [12:13]ED [0:15] CY7C68013 TMS320C5509圖48 USB與DSP的連接也是通過通用I/O口來實現(xiàn)。C6211B通過EMIF接口的CE2空間對CY7C68013進(jìn)行讀寫操作。工作過程為：DSP通過USB向PC發(fā)送數(shù)據(jù)時，首先查看空、半滿和滿這三個狀態(tài)信號，然后向USB寫入適當(dāng)大小的數(shù)據(jù)，以保證數(shù)據(jù)不會溢出；PC機通過USB向DSP發(fā)送命令字時，USB通過中斷方式通知DSP讀取命令字。 CPLD的設(shè)計CPLD的開發(fā)環(huán)境選用Xilinx公司的ISE ，設(shè)計語言使用硬件描述語言Verilog HDL。Xilinx ISE介紹Xilinx公司是當(dāng)今世界上最大的FPGA/CPLD生產(chǎn)商之一，長期以來一直推動著FPGA/CPLD技術(shù)的發(fā)展，其開發(fā)軟件由早期的Foundation系列逐步發(fā)展到目前的ISE 。ISE是集成綜合環(huán)境的簡稱，是Xilinx公司提供的一套工具集，可以完成整個FPGA/CPLD的開發(fā)過程。ISE的主要特點如下：它是一個集成開發(fā)環(huán)境，集成了眾多著名的FPGA/CPLD設(shè)計工具，可以顯著提高工程師的工作效率。ISE的界面風(fēng)格簡潔流暢，易學(xué)易用。ISE秉承了Xilinx設(shè)計軟件的強大設(shè)計輔助功能。在編寫代碼時，可以使用編寫向?qū)晌募^和模塊框架，也可以使用語言模板幫助編寫代碼。在圖形輸入時，可以使用ECS的輔助項幫助設(shè)計原理圖。此外，ISE的Generator和LogiBLOX工具可以方便地生成IP Core與高效模塊為用戶所用，大大減少了設(shè)計者的工作量，提高了設(shè)計效率與質(zhì)量。ISE有豐富的在線幫助信息。Verilog HDL語言Verilog HDL是目前應(yīng)用最廣泛的硬件描述語言，于1995年成為IEEE標(biāo)準(zhǔn)，可以用于從算法級、門級到開關(guān)級的多種抽象層次的數(shù)字系統(tǒng)設(shè)計。Verilog HDL語言具有簡潔、高效、易學(xué)易用、功能強等特點，與C語言有許多相似之處，并繼承和借鑒了C語言的多種操作符和語法結(jié)構(gòu)。由于Verilog HDL巨大的優(yōu)越性，使得它廣泛流行，尤其是在