【正文】 9）即非均勻離散傅里葉變換公式計(jì)算結(jié)果的期望是原始信號(hào)頻譜。非均勻離散傅里葉變換的方差推導(dǎo)如下：令代表由非均勻離散傅里葉變換計(jì)算得到的頻譜，代表信號(hào)的實(shí)頻譜，則 (210)由于為相互獨(dú)立、同分布的隨機(jī)變量，概率密度函數(shù)為，故 (211)又因?yàn)? （212）和 （213）將式（211）、（212）、（213）代入式（210），可得： 整理后，可得即 （214）根據(jù)此式可知對(duì)頻譜計(jì)算精度的分析可得計(jì)算的信號(hào)頻譜的期望是信號(hào)的真實(shí)頻譜。這種時(shí)鐘抖動(dòng)會(huì)對(duì)非均勻離散傅里葉變換的計(jì)算結(jié)果產(chǎn)生一定的影響，因此，必須對(duì)其進(jìn)行理論上的推導(dǎo)。證明過程與理想非均勻離散傅里葉變換類似，這里只給出采樣時(shí)鐘抖動(dòng)時(shí)的非均勻傅里葉變換的分析，下式就是分析的最終結(jié)果公式： 采樣時(shí)刻的選擇無疑是非常重要的，它決定了采樣后信號(hào)的性質(zhì)。時(shí)鐘抖動(dòng)的均勻采樣在工程實(shí)踐中是普遍存在的，并且是不可避免的，例如ADC時(shí)鐘頻率存在一定偏差等。設(shè)的概率密度函數(shù)為則采樣時(shí)刻的概率密度函數(shù)為因此，時(shí)鐘抖動(dòng)的均勻采樣的采樣點(diǎn)的分布如圖21所示。如果在區(qū)間[ kT , kT+ ]上不是均勻分布，則顯然，在kT點(diǎn)附近采樣點(diǎn)數(shù)很多，其它地方采樣點(diǎn)很少。對(duì)第一種情況，它和均勻采樣區(qū)別很小，無法利用非均勻采樣的優(yōu)點(diǎn)；對(duì)第二種情況，在實(shí)際實(shí)現(xiàn)中會(huì)非常困難，以致于無法實(shí)現(xiàn)，因?yàn)椴蓸娱g距過小對(duì)ADC的要求很高。在加性非均勻采樣中，當(dāng)前采樣時(shí)刻是根據(jù)前一個(gè)采樣時(shí)刻來選擇的，其數(shù)學(xué)表達(dá)式為：其中，為服從同分布的一組隨機(jī)變量，其值恒為正。當(dāng)t增加時(shí)，加性非均勻采樣點(diǎn)的概率分布將趨向于平坦，其數(shù)值大小為1/181。 圖23 混疊的產(chǎn)生觀察圖23，就會(huì)清楚發(fā)現(xiàn)其他的頻率的正弦信號(hào)和原始信號(hào)同一個(gè)采樣點(diǎn)處的采樣值相等（曲線交點(diǎn)處）。也就是說，用小于奈奎斯特頻率的采樣頻率進(jìn)行采樣，得到的采樣值是無法恢復(fù)出原始信號(hào)，這與Shannon采樣定理是相一致的。頻率混疊現(xiàn)象就會(huì)引起信號(hào)的不確定，仔細(xì)看這些不同頻率的正弦波，到底哪個(gè)才是真的需要的信號(hào)呢？在沒有其它先驗(yàn)知識(shí)的情況下，如何消除頻率混疊現(xiàn)象是信號(hào)處理理論的一個(gè)重要研究課題。雖然這種解決混疊問題的方法能夠滿足要求，但是這種方法濾除調(diào)了信號(hào)組成成分中超過某一頻率的頻率成分，很容易造成失真，同時(shí)由于采樣頻率要高于信號(hào)最高頻率的兩倍，極大限制了數(shù)字信號(hào)處理理論使用的范圍。所以擺在我們面前的一個(gè)問題就是在較低采樣頻率的情況下，消除頻率混疊是否可能？非均勻采樣給除了肯定的回答。圖24 消除混疊圖24中對(duì)原始的低頻正弦信號(hào)進(jìn)行了重新采樣，采樣點(diǎn)的個(gè)數(shù)保持不變，所不同的地方是采樣點(diǎn)的間隔不再是相等的了。第三章 MATLAB對(duì)均勻采樣和非均勻采樣的頻譜分析定義被檢測(cè)信號(hào)由3個(gè)正弦信號(hào)組成，其數(shù)學(xué)表達(dá)式如下： Y（t）=sin(2πt)+sin(2πt)+sin(2πt)式中， =200Hz， = 700Hz， =1100Hz，t是采樣時(shí)間。 設(shè)置非均勻采樣的采樣時(shí)間函數(shù)如下。也可以設(shè)置采樣時(shí)間。以最大采樣頻率計(jì)算，其中和都超過采樣定理的限制。圖中對(duì)應(yīng)信號(hào)頻率分別為200Hz、700Hz以及1100Hz。從圖31中無法分辨哪個(gè)是真實(shí)信號(hào)，哪個(gè)是混疊信號(hào)的頻譜。為了消除頻譜混疊現(xiàn)象，采用非均勻采樣，采樣不再有周期性，而是呈隨機(jī)性。 圖31 均勻采樣的信號(hào)頻譜 圖32 非均勻采樣的信號(hào)頻譜從圖32還可以看出，非均勻采樣在整個(gè)頻段都出現(xiàn)幅值較小的隨機(jī)噪聲（噪聲的平均幅值約為信號(hào)幅值的10%），這是非均勻采樣的一個(gè)缺點(diǎn)。也就是在每個(gè)采樣時(shí)刻，仍然存在均勻采樣的頻譜混疊現(xiàn)象?？偟膩砜?，由于采樣頻率隨機(jī)分布，使得混疊信號(hào)隨機(jī)分布，最終表現(xiàn)出整個(gè)頻譜出現(xiàn)小幅度噪聲。此外，圖32中的頻譜噪聲分布是和采樣時(shí)間相關(guān)的，由于采樣時(shí)間是完全隨機(jī)的，所以其分布也是完全隨機(jī)的。第四章 非均勻采樣的DSP實(shí)現(xiàn) 數(shù)字信號(hào)處理器（DSP）的發(fā)展世界上第一個(gè)單片數(shù)字信號(hào)處理器（DSP）芯片應(yīng)當(dāng)是1978年AMI公司發(fā)布的S2811，1979年美國(guó)Intel公司發(fā)布的商用可編程器件2920是數(shù)字信號(hào)處理器（DSP）芯片的一個(gè)里程碑，這兩種芯片內(nèi)部都沒有現(xiàn)代數(shù)字信號(hào)處理器（DSP）芯片所必須有的單周期乘法器。在這之后，數(shù)字信號(hào)處理器（DSP）芯片設(shè)計(jì)與制造技術(shù)得到了突飛猛進(jìn)的發(fā)展，其應(yīng)用也越來越廣泛。數(shù)字信號(hào)處理器（DSP）芯片內(nèi)部關(guān)鍵的乘法器部件從1980年的占模片區(qū)（Die Area）的40%左右下降到5%以下，片內(nèi)RAM數(shù)量增加一個(gè)數(shù)量級(jí)以上。數(shù)字信號(hào)處理器（DSP）芯片的引腳數(shù)量從1980年的最多64個(gè)增加到現(xiàn)在的500個(gè)以上，引腳數(shù)量的增加，意味著結(jié)構(gòu)靈活性的增加，如外部存儲(chǔ)器的擴(kuò)展和處理器間的通信等。最成功的數(shù)字信號(hào)處理器（DSP）芯片供應(yīng)商當(dāng)數(shù)美國(guó)德州儀器公司（TI）。 非均勻采樣系統(tǒng)的實(shí)現(xiàn)原理非均勻采樣系統(tǒng)的實(shí)現(xiàn)可以包括兩個(gè)方面：1）對(duì)信號(hào)進(jìn)行非均勻采樣得到非均勻采樣信號(hào)；2）進(jìn)行非均勻采樣算法處理。從一般意義上來看，信號(hào)的每個(gè)采樣點(diǎn)需要兩個(gè)量來代表：采樣值大小和采樣時(shí)間。但是，對(duì)于非均勻采樣，由于采樣點(diǎn)的間隔是不相等的，因此，非均勻采樣除了要記錄采樣值大小以外，還需要記錄采樣時(shí)間。對(duì)信號(hào)進(jìn)行非均勻采樣的關(guān)鍵是如何精確控制ADC進(jìn)行采樣，有兩種方法可以采用：1）產(chǎn)生非均勻的采樣時(shí)鐘送往ADC；2）ADC的采樣時(shí)鐘是均勻時(shí)鐘，但是通過控制ADC什么時(shí)候開始工作來實(shí)現(xiàn)非均勻采樣。按照非均勻采樣的理論，每個(gè)采樣點(diǎn)的采樣時(shí)間應(yīng)該是完全隨機(jī)的，但是這在實(shí)際實(shí)現(xiàn)中是不可能的或者很難實(shí)現(xiàn)。偽隨機(jī)采樣脈沖或者偽隨機(jī)控制信號(hào)的實(shí)現(xiàn)框圖如圖41所示 圖41 偽隨進(jìn)采樣脈沖產(chǎn)生電路圖41中，兩個(gè)偽隨機(jī)碼產(chǎn)生電路產(chǎn)生偽隨機(jī)碼序列，分別送往計(jì)數(shù)器1和計(jì)數(shù)器2，作為計(jì)數(shù)器的預(yù)設(shè)值；計(jì)數(shù)器對(duì)高頻時(shí)鐘進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)器溢出時(shí)，就會(huì)產(chǎn)生一個(gè)脈沖；控制電路實(shí)現(xiàn)控制計(jì)數(shù)器1和計(jì)數(shù)器2的切換。最后，兩個(gè)計(jì)數(shù)器產(chǎn)生的偽隨機(jī)脈沖經(jīng)過脈沖合成電路，形成所需要的偽隨機(jī)采樣脈沖或者偽隨機(jī)控制信號(hào)。 42 非均勻采樣實(shí)現(xiàn)的原理框圖 硬件實(shí)現(xiàn)的組成框圖及各種硬件電路根據(jù)上面對(duì)非均勻采樣硬件實(shí)現(xiàn)的分析，選擇了一種硬件實(shí)現(xiàn)方案，硬件組成包括：ADC、CPLD、DSP、USB接口和FLASH。圖44信號(hào)調(diào)理電路非均勻采樣脈沖產(chǎn)生電路非均勻采樣脈沖產(chǎn)生電路是通過可編程邏輯器件（CPLD）來實(shí)現(xiàn)的。在本實(shí)現(xiàn)方案中，CPLD輸入時(shí)鐘的頻率為100MHz。CPLD的工作過程為：上電后DSP初始化完成后給CPLD一個(gè)啟動(dòng)信號(hào)，CPLD收到啟動(dòng)信號(hào)后開始計(jì)數(shù)，計(jì)數(shù)到66后發(fā)生溢出，然后輸出一個(gè)脈沖，同時(shí)啟動(dòng)下一個(gè)計(jì)數(shù)器，該計(jì)數(shù)器計(jì)數(shù)到67后輸出一個(gè)脈沖到ADC，這樣的計(jì)數(shù)器有十個(gè)或者更多，當(dāng)最后一個(gè)計(jì)數(shù)器溢出且輸出一個(gè)脈沖后同時(shí)啟動(dòng)第一個(gè)計(jì)數(shù)器，如此循環(huán)。ADC模塊負(fù)責(zé)信號(hào)的采樣，數(shù)字信號(hào)處理器負(fù)責(zé)對(duì)采樣后的信號(hào)進(jìn)行算法處理。THS12082的采樣速率最高為8MHz，輸出為12位，適用于雷達(dá)、圖像、高精度數(shù)據(jù)采集和通訊領(lǐng)域；多級(jí)流水線結(jié)構(gòu)，輸出控制邏輯保證不會(huì)發(fā)生數(shù)據(jù)丟失；內(nèi)部有兩個(gè)控制寄存器，可以靈活地設(shè)置工作方式；模擬輸入方式可以配置為兩路單端模擬輸入或者一路差分輸入，可以對(duì)兩路模擬輸入同時(shí)進(jìn)行采樣；內(nèi)部集成了16個(gè)字FIFO，可以減輕處理器的負(fù)擔(dān)；參考電壓可由外部提供或者使用內(nèi)部參考電壓。設(shè)置為單次采樣模式時(shí)，采樣時(shí)鐘是由內(nèi)部產(chǎn)生的，THS12082在采樣觸發(fā)脈沖的觸發(fā)下開始一次采樣；設(shè)置為連續(xù)采樣時(shí)，THS12082在外部時(shí)鐘的驅(qū)動(dòng)下連續(xù)進(jìn)行采樣。初始化流程圖如圖46所示。ADC與DSP的硬件連接：THS12082與THS12082硬件連接是通過5509外部存儲(chǔ)接口，配置在CE3空間，中斷信號(hào)與TMS320C5509的外部中斷5相連。 THS12082 TMS320C5509圖47 ADC與DSP的連接工作過程為：THS12082初始化工作完成后開始采樣，輸出數(shù)據(jù)先存放在內(nèi)部的16字FIFO中，當(dāng)FIFO中的數(shù)據(jù)量大于設(shè)定的數(shù)值時(shí)，DATA_AV信號(hào)有效（其有效電平和觸發(fā)沿的選擇可由控制寄存器來設(shè)定），于是THS12082發(fā)出一個(gè)中斷信號(hào)到DSP，DSP收到中斷后對(duì)開始讀取數(shù)據(jù)，送到內(nèi)部RAM中保存。接口方案的選擇數(shù)字信號(hào)處理算法的計(jì)算量一般比較大，為了能夠?qū)崿F(xiàn)實(shí)時(shí)處理，選用的PC機(jī)接口的數(shù)據(jù)傳輸速度應(yīng)該盡量快，同時(shí)硬件成本不能太高，實(shí)現(xiàn)難度不應(yīng)很大。采樣脈沖產(chǎn)生方法的選擇顯然，在整個(gè)非均勻采樣實(shí)現(xiàn)中，偽隨機(jī)采樣脈沖的產(chǎn)生會(huì)比較困難。因此，可以用產(chǎn)生一組不同采樣頻率的電路來代替?zhèn)坞S采樣脈沖產(chǎn)生電路，從而在滿足頻率檢測(cè)范圍的要求下，大大降低系統(tǒng)的實(shí)現(xiàn)難度。系統(tǒng)設(shè)計(jì)指標(biāo)要實(shí)現(xiàn)采樣信號(hào)不失真，需要達(dá)到以下性能指標(biāo)：系統(tǒng)完成一次頻率檢測(cè)的時(shí)間不能大于3秒鐘；頻率檢測(cè)的最大誤差為177。 PC機(jī)接口，它是一個(gè)全面集成的解決方案，占用很少的電路板空間，并縮短開發(fā)時(shí)間，主要結(jié)構(gòu)如下：包括1個(gè)8051處理器、1個(gè)智能串行接口引擎（SIE）、1個(gè)USB收發(fā)器、16KB片上RAM(其中包括4KB FIFO)存儲(chǔ)器以及1個(gè)通用可編程接口（GPIF）。在本方案中，選用了Slave FIFOs方式，異步讀寫。FLAGA、FLAGB和FLAGC是CY7C68013內(nèi)部FIFO的狀態(tài)標(biāo)志，C6211B通過通用I/O口來獲得FIFO的空、半滿（由用戶設(shè)定半滿的閾值）和滿等狀態(tài)信息。C6211B通過EMIF接口的CE2空間對(duì)CY7C68013進(jìn)行讀寫操作。 CPLD的設(shè)計(jì)CPLD的開發(fā)環(huán)境選用Xilinx公司的ISE ，設(shè)計(jì)語(yǔ)言使用硬件描述語(yǔ)言Verilog HDL。ISE是集成綜合環(huán)境的簡(jiǎn)稱，是Xilinx公司提供的一套工具集，可以完成整個(gè)FPGA/CPLD的開發(fā)過程。ISE的界面風(fēng)格簡(jiǎn)潔流暢，易學(xué)易用。在編寫代碼時(shí)，可以使用編寫向?qū)晌募^和模塊框架，也可以使用語(yǔ)言模板幫助編寫代碼。此外，ISE的Generator和LogiBLOX工具可以方便地生成IP Core與高效模塊為用戶所用，大大減少了設(shè)計(jì)者的工作量，提高了設(shè)計(jì)效率與質(zhì)量。Verilog HDL語(yǔ)言Verilog HDL是目前應(yīng)用最廣泛的硬件描述語(yǔ)言，于1995年成為IEEE標(biāo)準(zhǔn)，可以用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象層次的數(shù)字系統(tǒng)設(shè)計(jì)。由于Verilog HDL巨大的優(yōu)越性，使得它廣泛流行，尤其是在ASIC設(shè)計(jì)領(lǐng)域更是處于主流地位，在美國(guó)、日本等國(guó)家， Verilog HDL語(yǔ)言一直是使用最為廣泛的硬件描述語(yǔ)言，其使用人數(shù)大大超過其它語(yǔ)言的使用人數(shù)，在國(guó)內(nèi)，Verilog HDL語(yǔ)言的應(yīng)用群體也在不斷擴(kuò)大。(2) 借助高級(jí)語(yǔ)言的結(jié)構(gòu)和語(yǔ)句，例如條件語(yǔ)句、賦值語(yǔ)句和循環(huán)語(yǔ)句等，既簡(jiǎn)化了電路的描述，又方便了設(shè)計(jì)人員的學(xué)習(xí)和使用。(4) Verilog HDL具有混合建模能力，即在一個(gè)設(shè)計(jì)中，各個(gè)模塊可以在不同設(shè)計(jì)層次上建模和描述。(6) 用戶定義原語(yǔ)（UDP）具有很大的靈活性，用戶