【文章內(nèi)容簡介】 選通外部數(shù)據(jù)存儲器，而存儲器的寫允許端與DSP芯片的讀/寫控制端相連，以實現(xiàn)數(shù)據(jù)的讀/寫操作，并且讀選通信號、高位字節(jié)選通信號和低位字節(jié)選通信號引腳接地。圖34 SRAM IS61LV6416與DSP的連接 PRAM的擴展雖然前面已經(jīng)擴展了FLASH外部存儲器作為外部程序存儲器，但是由于前面擴展的FLASH外部存儲器的運行速度較慢，有可能跟不上DSP 芯片的處理速度，而擴展的PRAM外部存儲器的運行速度卻能跟上DSP 芯片的處理速度，因此我們要在DSP系統(tǒng)中擴展一個PRAM外部存儲器，使得擴展的FLASH 外部存儲器跟上DSP芯片的處理速度?；诖?，我們選擇IS61LV6416芯片作為我們擴展PRAM外部存儲器的芯片。TMS320VC5402與IS61LV6416擴展的PRAM連接如圖35所示。地址線和數(shù)據(jù)線對應(yīng)相連，由于是程序存儲器擴展，存儲器的片選信號與DSP芯片的數(shù)據(jù)存儲器的片選信號連接，以選通外部程序存儲器，而存儲器的寫允許端與DSP芯片的讀/寫控制端相連，以實現(xiàn)數(shù)據(jù)的讀操作，并且讀選通信號、高位字節(jié)選通信號和低位字節(jié)選通信號引腳接地。圖35 PRAM IS61LV6416與DSP的連接 DSP系統(tǒng)的外圍電路設(shè)計一個完整的DSP系統(tǒng)通常是由DSP芯片和其他相應(yīng)的外圍器件構(gòu)成的。本節(jié)主要說明了DSP硬件系統(tǒng)的外圍電路設(shè)計，包括電源電路、復(fù)位電路、時鐘電路等。 電源電路的設(shè)計為了降低芯片功耗，TMS320C54x系列芯片大部分都采用低電壓設(shè)計，并且采用雙電源供電，即內(nèi)核電源CVDD和I/O電源DVDD。通常I/，、。下面介紹TMS320VC5402芯片的電源電路設(shè)計。TMS320VC5402芯片采用了雙電源供電機制，以獲得更好的電源性能。，主要供I/O接口使用，通常情況下可直接與外部低壓器件進行接口，而不需要額外的電平變換電路。，主要為芯片的內(nèi)部邏輯提供電壓，包括CPU、時鐘電路和其他所有的外設(shè)邏輯。由于TMS320VC5402芯片采用雙電源供電，使用時需要考慮它們的加電次序。理想情況下，DSP芯片上的兩個電源應(yīng)同時加電，但在有些場合很難做到。若不能做到同時加電，應(yīng)先對DVDD加電，然后再對CVDD加電，同時要求DVDD電壓不超過CVDD電壓2V。這個加電次序主要依賴于芯片內(nèi)部的靜電保護電路。TMS320VC5402芯片的電流消耗主要取決于器件的激活度，而內(nèi)核電源CVDD所消耗的電流主要取決于CPU的激活度，外設(shè)消耗的電流取決于正在工作的外設(shè)及其運行速度。與CPU相比，外設(shè)消耗的電流通常是比較小的。時鐘電路也需要消耗一小部分電流，且這部分電流是恒定的，與CPU和外設(shè)的激活程度無關(guān)。內(nèi)核電源CVDD為器件的所有內(nèi)部邏輯提供電流，包括CPU、時鐘電路和所有外設(shè)。I/O電源DVDD只為外設(shè)接口引腳提供電壓，消耗的電流取決于外部輸出的速度，數(shù)量以及在這些輸出口上的負(fù)載電容。DSP芯片采用哪種供電機制，主要取決于應(yīng)用系統(tǒng)中提供的電源。目前，生產(chǎn)電源的芯片很多，如Maxim公司的MAX604,TI公司的TPS73xx系列等。這些芯片可分為線性芯片和開關(guān)芯片兩種，在設(shè)計中要根據(jù)實際的需要來選擇。如果系統(tǒng)對功耗要求不高時，可使用線性穩(wěn)壓芯片，其特點是使用方法簡單，電源紋波電壓較低，對系統(tǒng)的干擾較小。若系統(tǒng)對功耗要求較苛刻時，應(yīng)使用開關(guān)電源芯片。通常情況下開關(guān)電源芯片的效率可以達到90%以上，但開關(guān)電源所產(chǎn)生的紋波電壓較高，且開關(guān)振蕩頻率在幾千赫茲到幾百千赫茲的范圍，易對系統(tǒng)產(chǎn)生干擾?；谝陨显颍陔娫措娐返脑O(shè)計中選擇了TI公司的TPS73HD318芯片，此芯片提供了兩路輸出電源，每路電源的最大輸出電流為750mA，并且提供兩個寬度為200ms的低電平復(fù)位脈沖，可以滿足TMS320VC5402 DSP系統(tǒng)的需要。電源電路如圖36所示。圖36 雙電源電路 復(fù)位電路的設(shè)計TMS320VC5402芯片的復(fù)位輸入引腳()為處理器提供了硬件初始化的方法，它是一種不可屏蔽的外部中斷，可在任何時候?qū)MS320VC5402芯片進行復(fù)位。這個引腳上電平后可以使程序從指定的存儲地址FF80H開始運行。當(dāng)時鐘電路工作后，只要在引腳上出現(xiàn)兩個外部時鐘周期以上的低電平，則芯片始終處于復(fù)位狀態(tài)。對于一個DSP系統(tǒng)而言，上電復(fù)位電路雖然只占很小的一部分，但它的好壞將直接影響整個系統(tǒng)工作的穩(wěn)定性。由于實際的DSP系統(tǒng)需要較高頻率的時鐘信號，在運行過程中極容易發(fā)生干擾現(xiàn)象，嚴(yán)重時可能會造成系統(tǒng)死機，導(dǎo)致系統(tǒng)無法正常工作。為了解決這種問題，除了在軟件設(shè)計中加入一些保護措施外，硬件設(shè)計也必須做出相應(yīng)的處理。目前，最有效的硬件保護措施是采用具有監(jiān)視功能的自動復(fù)位電路。自動復(fù)位電路除了具有上電復(fù)位功能外，還能監(jiān)視系統(tǒng)運行，當(dāng)系統(tǒng)發(fā)生故障或死機時可通過該電路對系統(tǒng)進行自動復(fù)位。根據(jù)以上所述，可以使用與常用的器件設(shè)計相應(yīng)的自動復(fù)位電路，如用555定時器和計數(shù)器組成。除此之外，也可以采用專用的自動復(fù)位集成電路，如Maxim公司的MAX70MAX706S芯片。其中。因此在復(fù)位電路的設(shè)計中選擇了Maxim公司的MAX706S芯片。又由于DSP芯片要求在復(fù)位信號從低到高之前，時鐘必須已經(jīng)穩(wěn)定工作了若干時間(毫秒級)，同時對復(fù)位信號低電平的寬度也有要求，而且復(fù)位信號上不應(yīng)有毛刺出現(xiàn)，因此采用了圖37所示的復(fù)位電路。引腳6為系統(tǒng)提供的監(jiān)視信號，來自DSP芯片的輸出端TOUT0，是一個通過程序產(chǎn)生的周期不小于10Hz的脈沖信號。引腳7為低電平復(fù)位輸出信號，用來對DSP芯片復(fù)位。圖37 復(fù)位電路當(dāng)DSP處于不正常工作時，由程序所產(chǎn)生的周期脈沖將會消失，自動復(fù)位電路將無法接收到監(jiān)視信號，MAX706S芯片將通過引腳7產(chǎn)生復(fù)位信號，使系統(tǒng)復(fù)位，程序重新開始運行，強迫系統(tǒng)恢復(fù)正常工作。 時鐘電路的設(shè)計時鐘電路用來為TMS320VC5402芯片提供時鐘信號，由一個內(nèi)部振蕩器和一個鎖相環(huán)PLL組成，可通過晶振或者外部的時鐘驅(qū)動。TMS320VC5402芯片提供了兩個時鐘管腳X2和X1。其中，X2又稱CLKIN，是一個輸入管腳，而X1是一個輸出管腳，其時鐘發(fā)生器允許設(shè)計者選擇時鐘源。為DSP芯片提供的時鐘一般有兩種方法：一種是使用外部時鐘源的時鐘信號，將外部時鐘信號直接加到DSP芯片的X2/CLKIN引腳，而X1引腳懸空。外部時鐘源可以采用頻率穩(wěn)定的晶體振蕩器，具有使用方便，價格便宜，因而得到廣泛應(yīng)用。另一種方法是利用DSP芯片內(nèi)部的振蕩器構(gòu)成時鐘電路，也就是在X1和X2/CLKIN引腳之間接入一個晶體來啟動DSP芯片內(nèi)部振蕩器，如圖38所示。選用的晶振Y為10MHz。圖38 時鐘電路DSP芯片內(nèi)部設(shè)計的時鐘和分頻電路，可以直接對內(nèi)部和外部的時鐘進行分頻，作為DSP芯片的系統(tǒng)時鐘，這種模式稱為DIV模式。另外，DSP芯片內(nèi)部設(shè)計具有鎖相環(huán)PLL電路，鎖相環(huán)PLL電路具有頻率放大和時鐘信號提純的作用，利用鎖相環(huán)PLL電路的鎖定特性可以對時鐘頻率進行鎖定，為芯片提供高穩(wěn)定頻率的時鐘信號。除此之外，鎖相環(huán)還可以對外部時鐘頻率進行倍頻，使外部時鐘源的頻率低于CPU的機器周期，以降低因高速開關(guān)時鐘所引起的高頻噪聲。當(dāng)外部時鐘輸入后，通過內(nèi)部鎖相環(huán)PLL電路可以倍頻到所需要的工作頻率。鎖相環(huán)PLL電路的啟動有兩種方式：(1) 硬件控制，可以通過DSP芯片的CLKMDCLKMDCLKMD3三個引腳來設(shè)置，DSP芯片上電復(fù)位時，根據(jù)此三個引腳的電平來設(shè)定鎖相環(huán)PLL的工作狀態(tài)，并啟動鎖相環(huán)PLL工作。(2) 軟件編程控制，通過讀寫DSP芯片內(nèi)部的時鐘模式寄存器(CLKMD)可以完成鎖相環(huán)PLL電路的設(shè)定。要改變鎖相環(huán)PLL的倍率，必須先把時鐘模式從PLL模式切換到DIV模式，然后再切換到新的倍率的PLL模式，不允許從一種PLL倍率直接切換到另一種PLL倍率。表31為TMS320VC5402芯片時鐘模式設(shè)定。表31 時鐘模式設(shè)定CLKMD1 CLKMD2 CLKMD3CLKMD RESETVALUECLOCK MODE0 0 00000H1/2 (PLL disabled)0 0 19007HPLL100 1 04007HPLL51 0 01007HPLL21 1 0F007HPLL11 1 10000H1/2 (PLL disabled)1 0 1F000H1/2 (PLL disabled)0 1 1Rserved(Bypass mode) JTAG仿真接口電路的設(shè)計對于大部分處理器而言，JTAG接口共提供了7個信號，即TCK、TDI、TDO、TMS、TRST、EMU0和EMU1。其中，TCK是仿真器發(fā)向目標(biāo)板的時鐘信號；TDI為數(shù)據(jù)輸入，即數(shù)據(jù)由仿真器端傳向目標(biāo)板；TDO為數(shù)據(jù)輸出，其方向與TDI相反，即數(shù)據(jù)由目標(biāo)板傳向仿真器端；TMS為測試模式選擇，信號由仿真器發(fā)起，目標(biāo)板為接收端；TRST是仿真器發(fā)起的復(fù)位信號，用于JTAG仿真模式的復(fù)位；EMU0和EMU1用于對多處理器的目標(biāo)板進行仿真。由于TMS320VC5402提供了片上JTAG接口，方便了仿真調(diào)試，只需將DSP芯片上的TCK、TDI、TDO、TMS、EMU0、EMU1共7個引腳接出，做成一個標(biāo)準(zhǔn)的14針插座，就可以供仿真器調(diào)試目標(biāo)板。JTAG仿真接口電路如圖39所示。圖39 JTAG仿真接口電路我們所設(shè)計的DSP系統(tǒng)用到的DSP芯片為TMS320VC5402。為了保證該芯片能夠正常穩(wěn)定工作，需要對它的引腳進行配置。所謂引腳的配置，是將相應(yīng)的引腳按照正確的邏輯狀態(tài)進行設(shè)置，即用10K電阻上拉到高電位，使引腳置為邏輯1；或?qū)⒁_直接接地，置為邏輯0。TMS320VC5402引腳配置主要有：l 為了保證用戶編寫的程序能夠從外部FLASH引導(dǎo)到DSP芯片內(nèi)存儲器中，DSP芯片應(yīng)設(shè)置為計算機模式，引腳應(yīng)下拉接地，設(shè)置為邏輯0。l 為了避免DSP芯片在程序運行中出現(xiàn)不正確的跳轉(zhuǎn)，應(yīng)將~和上拉為1，設(shè)置為邏輯1。l 為了防止DSP芯片出現(xiàn)意外停止響應(yīng)和額外插入等待周期，應(yīng)將和READY引腳上拉為1，設(shè)置為邏輯1。l 時鐘電路采用內(nèi)部時鐘源，時鐘模式設(shè)置為2。時鐘模式引腳CLKMD1上拉為1，設(shè)置為邏輯1，CLKMD2和CLKMD3下拉為0，設(shè)置為邏輯0，而時鐘引腳X1和X2/CLKIN外接晶體。綜上所述，TMS320VC5402的基本引腳連接如圖310所示。圖310 TMS320VC5402的基本引腳連接4 帶阻濾波器的DSP實現(xiàn)基于前面幾章所述，我們所設(shè)計的帶阻濾波器的性能指標(biāo)為下通帶邊緣：，上通帶邊緣：，；下阻帶邊緣：，上阻帶邊緣：，；采樣頻率：。并且上一章已經(jīng)介紹了實現(xiàn)帶阻濾波器的DSP系統(tǒng)的硬件電路設(shè)計，進而這一章我們來介紹實現(xiàn)帶阻濾波器的CCS軟件設(shè)計。 FFT/IFFT算法程序及應(yīng)用FFT/IFFT在數(shù)字信號處理中是一種非常重要的算法，在很多的應(yīng)用領(lǐng)域，如xDSL調(diào)制器、數(shù)字電視、手持無線接收裝置中都有用到。它可以直接用來分析信號的頻譜；利用快速卷積求解FIR濾波器的輸出?！≌怯捎贔FT有著這些用途，并考慮到對濾波器參數(shù)的判定，以及今后繼續(xù)開發(fā)其他通訊軟件時的應(yīng)用，編寫了FFT子程序，這樣既可以直接演示信號頻譜，也可以把子程序嵌入到主程序之中，進行頻譜分析與計算?！?FFT設(shè)計方法FFT是DFT的一個快速算法，是為了減少DFT計算次數(shù)的一種快速有效的算法。它是將DFT分解開來進行運算，理論上是一致的，只是通過分解DFT運算來達到減少運算量的目的。其突出的優(yōu)點在于能快速高效地和比較精確地完成DFT的計算。利用一定的運算結(jié)構(gòu)變換，將N點的DFT 轉(zhuǎn)化成多個小的點數(shù) DFT 的運算，再利用的周期性和對稱性，就能大大減少計算量。FFT 算法將長序列的DFT分解為短序列的DFT，比如N點的DFT先分解為2個N/2點的DFT，每個N/2點的DFT又分解為N/4點的DFT，如此這般下去就可以了。這里最小的變換點數(shù)就是基數(shù)，因此，基數(shù)為2的FFT算法的最小變換或稱蝶形變換就是2點的DFT，是最基本的運算單位。一般N點FFT對應(yīng)于N個輸入樣值，有N個頻域樣值與之對應(yīng)?！FT分解法基本上分為兩類：一類是將時間序列(n為時間標(biāo)號)進行逐次分解，由此得到的FFT算法稱為按時間抽取(Decimationintime)算法；另一類是將傅立葉變換序列(k為頻率標(biāo)號)進行分解，叫做按頻率抽取(Decimationinfrequency)算法。對這兩種算法，庫利—圖基和桑德－圖基進行了理論的推導(dǎo)，故又稱為庫利—圖基(Cooley－Tukey)算法和桑德—圖基(Sande－Tukey)算法。DIT FFT算法是在時域內(nèi)將每一級輸入序列依次按奇/偶分成2個短序列進行計算的，而DIF FFT算法是在頻域內(nèi)將每一級輸入序列依次按奇/偶分成2個短序列進行計算的。兩者的區(qū)別是旋轉(zhuǎn)因子出現(xiàn)的位置不同，但算法是一樣的。對每一算法，按基本的蝶形運算的構(gòu)成又可分為基基基8以及任意因子等的FFT算法。不同基的FFT算法所需的計算量略有差異，之所以說略有差異是指并無數(shù)量級的差別，甚至無成倍的差別，只是某種基的算法比另一種省幾分之幾而已。就目前來說，基2和基4算法是使用最廣泛的算法。N點FFT總共有(N/2)*個蝶形運算。設(shè)蝶形的輸入分別為P和Q，輸出分別為和，則有： ()在時間抽取FFT算法過程中，輸入序列是碼位倒置或稱比特反轉(zhuǎn)的，也就是說，如果將序列的下標(biāo)用二進制表示，那么這個序列是按照