【文章內(nèi)容簡介】 戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個階段使用熟悉的第三方EDA工具。此外，QuartusII通過和DSPBuilder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺。Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎[10]。Quartus II有如下功能。Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件?？梢詫π酒娐罚┻M(jìn)行平面布局連線編輯。用戶可以采用LogicLock增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊。除此之外，Quartus II具有功能強(qiáng)大的邏輯綜合工具，高效的期間編程與驗(yàn)證工具，可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件，而且還能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。Quartus II具有完備的電路功能仿真與時序邏輯仿真工具，能夠進(jìn)行定時/時序分析與關(guān)鍵路徑延時分析，可以使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析，并且支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件，使用組合編譯方式可一次完成整體設(shè)計(jì)流程。一般來說，完整的FPGA設(shè)計(jì)流程包括電路設(shè)計(jì)與輸入、功能仿真、綜合等，下面作簡單介紹。首先需要設(shè)計(jì)輸入，設(shè)計(jì)輸入包括使用硬件描述語言HDL、狀態(tài)圖與原理圖輸入三種方式。它是指通過某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給EDA工具。最常用的設(shè)計(jì)方法是HDL設(shè)計(jì)輸入法，比較流行的HDL主要有VHDL、ABEL—HDL、AHDL等。其中VHDL為描述能力最強(qiáng)，已被IEEE確定為標(biāo)準(zhǔn)HDL，并得到目前所有流行EDA軟件的支持[11]。進(jìn)而成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。用VHDL設(shè)計(jì)電路系統(tǒng)，可以把任何復(fù)雜的電路系統(tǒng)視為一個模塊，對應(yīng)一個設(shè)計(jì)實(shí)體。在VHDL層次化設(shè)計(jì)中，它所設(shè)計(jì)的模塊既可以是頂層實(shí)體，又可以是較低層實(shí)體，但對不同層次模塊應(yīng)選擇不同的描述方法（如行為描述或結(jié)構(gòu)描述）[12]。再次要進(jìn)行，設(shè)計(jì)綜合。設(shè)計(jì)綜合就是針對給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個能滿足上述要求的電路設(shè)計(jì)方案。也就是說，被綜合的文件是HDL文件（或相應(yīng)文件等），綜合的依據(jù)是邏輯設(shè)計(jì)的描述和各種約束條件，綜合的結(jié)果則是一個硬件電路的實(shí)現(xiàn)方案，該方案必須同時滿足預(yù)期的功能和約束條件。對于綜合來說，滿足要求的方案可能有多個，綜合器將產(chǎn)生一個最優(yōu)的或接近最優(yōu)的結(jié)果。因此，綜合的過程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān)。 FPGA Compiler II是一個完善的FPGA邏輯分析、綜合和優(yōu)化工具，它從HDL形式未優(yōu)化的網(wǎng)表中產(chǎn)生優(yōu)化的網(wǎng)表文件，包括分析、綜合和優(yōu)化三個步驟。其中，分析是采用Synopsys標(biāo)準(zhǔn)的HDL語法規(guī)則對HDL源文件進(jìn)行分析并糾正語法錯誤；綜合是以選定的FPGA結(jié)構(gòu)和器件為目標(biāo)，對HDL和FPGA網(wǎng)表文件進(jìn)行邏輯綜合；而優(yōu)化則是根據(jù)用戶的設(shè)計(jì)約束對速度和面積進(jìn)行邏輯優(yōu)化，產(chǎn)生一個優(yōu)化的FPGA網(wǎng)表文件，以供FPGA布局和布線工具使用。 利用FPGA Compiler II進(jìn)行設(shè)計(jì)綜合時，應(yīng)在當(dāng)前Project下導(dǎo)入設(shè)計(jì)源文件，自動進(jìn)行語法分析，在語法無誤并確定綜合方式、目標(biāo)器件、綜合強(qiáng)度、多層保持選擇、優(yōu)化目標(biāo)等設(shè)置后，即可進(jìn)行綜合與優(yōu)化。在此可以將兩步獨(dú)立進(jìn)行，在兩步之間進(jìn)行約束指定，如時鐘的確定、通路與端口的延時、模塊的算子共享、寄存器的扇出等。如果設(shè)計(jì)模型較大，可以采用層次化方式進(jìn)行綜合，先綜合下級模塊，后綜合上級模塊。在進(jìn)行上級模塊綜合埋設(shè)置下級模塊為Don39。t Touch，使設(shè)計(jì)與綜合過程合理化。綜合后形成的網(wǎng)表以EDIF格式輸出，也可以用VHDL或Verilog HDL格式輸出，將其導(dǎo)入FPGA設(shè)計(jì)廠商提供的可支持第三方設(shè)計(jì)輸入的專用軟件中，就可進(jìn)行后續(xù)的FPGA芯片的實(shí)現(xiàn)。綜合完成后可以輸出報(bào)告文件，列出綜合狀態(tài)與綜合結(jié)果，如資源使用情況、綜合后層次信息等。接下來要進(jìn)行仿真驗(yàn)證。從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時序仿真和電路驗(yàn)證。仿真是指使用設(shè)計(jì)軟件包對已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測試，模擬實(shí)際物理環(huán)境下的工作情況。前仿真是指僅對邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真過程沒有加入時序信息，不涉及具體器件的硬件特性，如延時特性；而在布局布線后，提取有關(guān)的器件延遲、連線延時等時序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，它是接近真實(shí)器件運(yùn)行的仿真。 再接下來就是進(jìn)行設(shè)計(jì)實(shí)現(xiàn)。實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件（如配置文件與相關(guān)報(bào)告）。通常可分為如下五個步驟。轉(zhuǎn)換，將多個設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換并合并到一個設(shè)計(jì)庫文件中。映射，將網(wǎng)表中邏輯門映射成物理元素，即把邏輯設(shè)計(jì)分割到構(gòu)成可編程邏輯陣列內(nèi)的可配置邏輯塊、輸入輸出塊 、及其它資源中的過程。布局與布線，布局是指從映射取出定義的邏輯和輸入輸出塊，并把它們分配到FPGA內(nèi)部的物理位置，通?；谀撤N先進(jìn)的算法，如最小分割、模擬退火和一般的受力方向張弛等來完成；布線是指利用自動布線軟件使用布線資源選擇路徑試著完成所有的邏輯連接[13]。最新的設(shè)計(jì)實(shí)現(xiàn)工具是時序驅(qū)動的，即在器件的布局布線期間對整個信號通道執(zhí)行時序分析，因此可以使用約束條件操作布線軟件，完成設(shè)計(jì)規(guī)定的性能要求。在布局布線過程中，可同時提取時序信息形成報(bào)靠。時序提取：產(chǎn)生一反標(biāo)文件，供給后續(xù)的時序仿真使用。配置，產(chǎn)生FPGA配置時的需要的位流文件。在實(shí)現(xiàn)過程中可以進(jìn)行選項(xiàng)設(shè)置。因其支持增量設(shè)計(jì)，可以使其重復(fù)多次布線，且每次布線利用上一次布線信息以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo)。在實(shí)現(xiàn)過程中應(yīng)設(shè)置默認(rèn)配置的下載形式，以使后續(xù)位流下載正常。 在設(shè)計(jì)實(shí)現(xiàn)過程中，在映射后需要對一個設(shè)計(jì)的實(shí)際功能塊的延時和估計(jì)的布線延時進(jìn)行時序分析；而在布局布線后，也要對實(shí)際布局布線的功能塊延時和實(shí)際布線延時進(jìn)行靜態(tài)時序分析。從某種程序來講，靜態(tài)時序分析可以說是整個FPGA設(shè)計(jì)中最重要的步驟，它允許設(shè)計(jì)者詳盡地分析所有關(guān)鍵路徑并得出一個有次序的報(bào)告，而且報(bào)告中含有其它調(diào)試信息，比如每個網(wǎng)絡(luò)節(jié)點(diǎn)的扇出或容性負(fù)載等。靜態(tài)時序分析器可以用來檢查設(shè)計(jì)的邏輯和時序，以便計(jì)算各通中性能，識別可靠的蹤跡，檢測建立和保持時間的配合，時序分析器不要求用戶產(chǎn)生輸入激勵或測試矢量。雖然Xilinx與Altera在FPGA開發(fā)套件上擁有時序分析工具，但在擁有第三方專門時序分析工具的情況下，僅利用FPGA廠家設(shè)計(jì)工具進(jìn)行布局布線，而使用第三方的專門時序分析工具進(jìn)行時序分析，一般FPGA廠商在其設(shè)計(jì)環(huán)境下皆有與第三方時序分析工具的接口。Synopsys公司的PrimeTime是一個很好的時序分析工具，利用它可以達(dá)到更好的效果。將綜合后的網(wǎng)表文件保存為db格式，可在PrimeTime環(huán)境下打開。利用此軟件查看關(guān)鍵路徑或設(shè)計(jì)者感興趣的通路的時序，并對其進(jìn)行分析，再次對原來的設(shè)計(jì)進(jìn)行時序結(jié)束，可以提高工作主頻或減少關(guān)鍵路徑的延時。與綜合過程相似，靜態(tài)時序分析也是一個重復(fù)的過程，它與布局布線步驟緊密相連，這個操作通常要進(jìn)行多次直到時序約束得到很好的滿足。 在綜合與時序仿真過程中交互使用PrimeTime進(jìn)行時序分析，滿足設(shè)計(jì)要求后即可進(jìn)行FPGA芯片投片前的最終物理驗(yàn)證。下載是在功能仿真與時序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA芯片中，也叫芯片配置[15]。FPGA設(shè)計(jì)有兩種配置形式：直接由計(jì)算機(jī)經(jīng)過專用下載電纜進(jìn)行配置；由外圍配置芯片進(jìn)行上電時自動配置。因FPGA具有掉電信息丟失的性質(zhì)，因此可在驗(yàn)證初期使用電纜直接下載位流，如有必要再將燒錄配置芯片中（如Xilinx的XC18V系列，Altera的EPC2系列）。使用電纜下載時有多種下載方式，如對Xilinx公司的FPGA下載可以使用JTAG Programmer、Hardware Programmer、PROM Programmer三種方式，而對Altera公司的FPGA可以選擇JTAG方式或Passive Serial方式。因FPGA大多支持IEEE的JTAG標(biāo)準(zhǔn)，所以使用芯片上的JTAG口是常用下載方式[14]。 將位流文件下載到FPGA器件內(nèi)部后進(jìn)行實(shí)際器件的物理測試即為電路 23驗(yàn)證，當(dāng)?shù)玫秸_的驗(yàn)證結(jié)果后就證明了設(shè)計(jì)的正確性。本設(shè)計(jì)以QUARTUS II軟件做為FPGA硬件開發(fā)平臺，應(yīng)用VHDL語言描述了一個波形、幅度、頻率均可顯示，而且波形可變、幅度可控、頻率可調(diào)的波形發(fā)生器。本章主要描述了在設(shè)計(jì)中用到的軟件部分，主要介紹了VHDL硬件編程語言和QUARTUS II軟件，并介紹了基于VHDL綜合的FPGA設(shè)計(jì)流程。 23第4章 設(shè)計(jì)成果第4章 設(shè)計(jì)成果 圖41 波形發(fā)生器結(jié)構(gòu)原理框圖 這次設(shè)計(jì)的波形發(fā)生器最終實(shí)現(xiàn)功能為：可以通過按鍵輸入，控制D/A芯片產(chǎn)生頻率可調(diào)、幅值可控的正弦波、方波、三角板及鋸齒波，LCD液晶顯示器顯示出產(chǎn)生波形的形狀、頻率和幅值。輸出波形頻率的控制，就是對分頻器的控制。由于硬件參數(shù)的影響，基于TLC5620設(shè)計(jì)的波形發(fā)生器頻率只在2Hz到1000Hz之間時能產(chǎn)生比較好的波形。保留兩位小數(shù)。在這么大的范圍內(nèi)，很難保證在使用一個按鍵的情況下，頻率能夠靈活的調(diào)節(jié)。所以選擇六個按鍵，分別控制頻率中千位、百位、十位、個位、十分位、百分位中的一位，進(jìn)行對頻率精確控制。這次設(shè)計(jì)的波形發(fā)生器，所能產(chǎn)生的波形只在正弦波、三角波、方波、鋸齒波中切換，只有四個狀態(tài)。在核心板上有兩個撥碼開關(guān)，這兩個撥碼開關(guān)組合，正好可以產(chǎn)生四種狀態(tài)，所以用兩個撥碼開關(guān)就足可以滿足設(shè)計(jì)要求。波形幅值的控制所以用一個按鍵控制一個四進(jìn)制累加器，將累加器的四個狀態(tài)做為波形切換的控制信號，就足以控制產(chǎn)生波形的形狀。電子設(shè)備中的復(fù)位鍵很重要，幾乎在每個電子設(shè)備中都有復(fù)位鍵的存在。復(fù)位鍵只有兩個狀態(tài)1進(jìn)行復(fù)位，0不進(jìn)行復(fù)位。所以只需要簡單的介入一個按鍵就可以控制復(fù)位。主控模塊是按鍵和撥碼開關(guān)與FPGA的接口。主控模塊需要讀出按鍵或撥碼開關(guān)的變化，來要實(shí)現(xiàn)對輸出信號的波形、幅度、頻率的以及LCD1602顯示內(nèi)容的控制。 圖42 頻率控制流程圖TLC5620輸出信號的改變需要8個按鍵和2個撥碼開關(guān)來控制，取一個按鍵作為復(fù)位信號，當(dāng)按鍵按下時，輸出為1，其余情況為0。再取一個按鍵控制輸出信號的幅值，這個按鍵控制著一個從0到9的計(jì)數(shù)器，當(dāng)主控模塊檢測到按鍵按下時計(jì)數(shù)器加1，最后將計(jì)數(shù)的結(jié)果轉(zhuǎn)換成四位二進(jìn)制數(shù)輸出到下一個模塊。撥碼開關(guān)的位置可以直接控制其接入FPGA接口的高低電平，所以撥碼開關(guān)可以直接輸出給下一個模塊。剩下的6個按鍵來控制輸出信號的頻率，同幅值控制的原理相同，每個按鍵都控制一個是從0到9的計(jì)數(shù)器，當(dāng)主控模塊檢測到按鍵按下時計(jì)數(shù)器加1。將每個計(jì)數(shù)器當(dāng)前的結(jié)果分別乘以100、1000、10000、100000、100000，然后累加，就可以作為控制頻率的參數(shù)。 圖43主控模塊仿真波形圖頻率的控制，就是對分頻器分頻參數(shù)的控制，系統(tǒng)時鐘為50MHz，輸出信號每個周期為256個采樣點(diǎn)，由于VHDL語言規(guī)范的限制，為了保證輸出結(jié)果更加精確，在設(shè)計(jì)中將頻率參數(shù)擴(kuò)大了一百倍，所以輸出信號的頻率為系統(tǒng)時鐘頻率與采樣點(diǎn)的比值，再比上控制頻率的參數(shù)再比上一百。顯示的控制比較簡單，我們只要將頻率控制按鍵的六個計(jì)數(shù)器的結(jié)果轉(zhuǎn)換成四位二進(jìn)制數(shù)，就可以用來控制LCD1602的顯示。在其他按鍵變化時，相對應(yīng)的也會造成一些輸出數(shù)據(jù)的變化，同理，在顯示驅(qū)動模塊中將這些變化的數(shù)據(jù)轉(zhuǎn)換成有意義的內(nèi)容，就可將其輸出到LCD1602中，進(jìn)行顯示了。將上述理論，用VHDL硬件編程語言表述出來，編譯通過后，按照時序設(shè)置時鐘引腳和各個輸入引腳的信號進(jìn)行仿真。仿真結(jié)果如圖43。在仿真圖中，key[7]到key[2]分別控制著輸出頻率的千位、百位、十位、個位、十分位、百分位，當(dāng)按鍵被按下時，qian、bai、shi、ge、hge、hshi隨之改變，進(jìn)而控制著顯示的變化，與此同時，d_clk的信號頻率進(jìn)行改變，從而控制著產(chǎn)生信號的頻率的改變。如圖可見，在rst復(fù)位鍵沒被按下前，千位共按下了三次，所以rst產(chǎn)生高電平之前，千已經(jīng)加到了3。而在rst被按下后，所有的值都變?yōu)榱?，其中只有key7被按下了兩次，從而qian變?yōu)榱?。key[1]控制著幅值，每當(dāng)key[1]被按下時，fuzhi就加1，直到加到9時才變?yōu)?，重新累加。key[0]為復(fù)位鍵，當(dāng)其被按下時，rst產(chǎn)生一個瞬時高電平，控制其他參數(shù)變?yōu)槌跏贾?。?jīng)過分析主控模塊的仿真波形圖，可以初步確定