數(shù)字濾波器設(shè)計方案(編輯修改稿)
2025-06-10 01:25 本頁面
【文章內(nèi)容簡介】 無限精度還是雙精度浮點數(shù)，F(xiàn)PGA芯片都是無法直接處理的。所以必須將系數(shù)，進(jìn)行量化，以有限長的二進(jìn)制數(shù)的形式表示。量化采用的二進(jìn)制位數(shù)越多，精度越高，但耗費的FPGA資源就越多，設(shè)計中根據(jù)系統(tǒng)的指標(biāo)對精度和資源進(jìn)行折衷。對系數(shù)進(jìn)行量化后，還需要選取運算結(jié)構(gòu)，不同的結(jié)構(gòu)所需的存儲器及乘法器資源是不同的，前者影響復(fù)雜度，后者影響運算速度。此外，在有限精度（有限字長）情況下，不同運算結(jié)構(gòu)的誤差，穩(wěn)定性是不同的。對系數(shù)進(jìn)行量化并選取適當(dāng)運算結(jié)構(gòu)后，便可以采用FPGA來實現(xiàn)DSP系統(tǒng)了。實現(xiàn)嵌入式DSP系統(tǒng)，已經(jīng)不能像一般的數(shù)字系統(tǒng)的設(shè)計那樣，從寄存器傳輸級利用硬件描述語言直接進(jìn)行描述，而是要先脫離開硬件實現(xiàn)的結(jié)構(gòu)，從算法的角度對所涉及的系統(tǒng)進(jìn)行建模，方針和優(yōu)化。FPGA是具有極高并行度的信號處理引擎，能夠滿足算法復(fù)雜度不斷增加的應(yīng)用要求，通過并行方式提供極高性能的信號處理能力。FPGA的DSP系統(tǒng)實現(xiàn)高性能的數(shù)字信號處理，主要基于三個因素：(1) 高度的并行性：FPGA能實現(xiàn)高性能數(shù)字信號處理是因為FPGA是高度并行處理的引擎，對于多通道的DSP設(shè)計是理想的器件。(2) 重構(gòu)的靈活性：FPGA的硬件可再配置特性使其實現(xiàn)的高性能DSP具有極大的靈活性，對于所設(shè)想的算法可以用專門的定制結(jié)構(gòu)實現(xiàn)；(3) 最佳的性價比：隨著半導(dǎo)體工藝的線寬進(jìn)一步縮小，器件規(guī)模增加，F(xiàn)PGA價格不斷降低，可以花費低的成本實現(xiàn)設(shè)計系統(tǒng)的集成化。 DSP Builder設(shè)計工具及設(shè)計規(guī)則DSP Builder是一個系統(tǒng)級（或算法級）設(shè)計工具。DSP Builder將The MathWorks MATLAB和Simulink系統(tǒng)級設(shè)計工具的算法開發(fā)、仿真和驗證功能與VHDL綜合、仿真和Altera開發(fā)工具整合在一起，實現(xiàn)了這些工具的集成。DSP Builder構(gòu)架在多個軟件工具之上，并把系統(tǒng)級和RTL級兩個設(shè)計領(lǐng)域的設(shè)計工具連接起來，最大程度地發(fā)揮了兩種工具的優(yōu)勢。DSP Builder依賴于Math Works公司的數(shù)學(xué)分析工具M(jìn)ATLAB/Simulink，以Simulink的Blockset出現(xiàn)，可以在Simulink中進(jìn)行圖形化設(shè)計和仿真，同時又通過Signal Compiler可以把MATLAB/Simulink的設(shè)計文件（.mdl）轉(zhuǎn)成相應(yīng)的硬件描述語言VHDL設(shè)計文件（.vhd）,以及用于控制綜合與編譯的TCL腳本。使用DSP Builder模塊迅速生成Simulink系統(tǒng)建模硬件。DSP Builder包括比特和周期精度的Simulink模塊，涵蓋了算法和存儲功能等基本操作。可以使用DSP Builder模型中的MegaCore功能實現(xiàn)復(fù)雜功能的集成。Simulink模型仿真MatlabSimulink建立模型mdl轉(zhuǎn)成vhdlHDL仿真(ModelSim)綜合（Quartus II,LeonardoSpectrum，Synplify)Quartus II手動流程自動流程綜合（Quartus II,LeonardoSpectrum,Synplify)ATOM Netlist產(chǎn)生Quartus II生成編程文件（.pof，.sof）下載至硬件 DSP Builder設(shè)計流程圖DSP Builder設(shè)計規(guī)則遵循以下三點：（1） 位寬設(shè)計規(guī)則在Simulink中，所有數(shù)據(jù)是利用雙精度（double）來表示的，它是64位二進(jìn)制的補碼浮點數(shù)，而雙精度數(shù)對FPGA是不可行的。所以需要將Simulink中雙精度浮點數(shù)轉(zhuǎn)換成FPGA中的定點數(shù)。對于硬件電路設(shè)計，Simulink信號必須轉(zhuǎn)換成與硬件結(jié)構(gòu)相對應(yīng)的總線格式。因此，浮點值必須轉(zhuǎn)換為定點值。這種轉(zhuǎn)換是硬件設(shè)計的關(guān)鍵步驟，因為轉(zhuǎn)換的位數(shù)和小數(shù)點的位置將直接影響所需的硬件資源和系統(tǒng)精度。一般情況下，轉(zhuǎn)換為較多的位數(shù)精度較高，但是需要較多的硬件資源，對于設(shè)計者來說，就是在資源與性能之間找到一個折衷的方案，以達(dá)到最高的性價比。（2） 頻率設(shè)計規(guī)則如果設(shè)計中不包含PLL和其他分頻模塊，DSP Builder使用同步設(shè)計規(guī)則將Simulink設(shè)計轉(zhuǎn)換成硬件設(shè)計，在DSP Builder中，所有的時許模塊（如Delay模塊）都是以單一時鐘上升沿工作，這個時鐘頻率為整個系統(tǒng)的采樣頻率。值得注意的是，在Simulink中的失序模塊時鐘引腳是不顯示的，但是當(dāng)該模塊通過DSP Builder轉(zhuǎn)換為VHDL語言后，將會在這些時序模塊上自動加上時鐘引腳，默認(rèn)的時鐘引腳為clock，默認(rèn)的低電平復(fù)位引腳名稱為aclr。如果設(shè)計中包含了PLL和分頻模塊，DSP Builder模塊將根據(jù)PLL或分頻模塊輸出時鐘組中的某一時鐘的上升沿工作，相應(yīng)的系統(tǒng)就成俄日多時鐘系統(tǒng)。DSP Builder模塊可以利用多個Simulink采樣周期運行。時鐘域可以在DSP Builder的模塊資源中進(jìn)行設(shè)定。時鐘域也可以在DSP Builder的速率變更模塊（如Tsamp）資源中進(jìn)行規(guī)定。當(dāng)利用多個采樣周期時，DSP Builder必須將每個采樣周期與實際時鐘域聯(lián)系，所以DSP Builder模塊必須包含DSP Builder速率變更模塊（頂層的PLL或Clock_Derived）。（3） 時序關(guān)系對比在DSP Builder和Simulink中驚醒仿真的方法，時序模型，驅(qū)動和輸出之間的存在關(guān)系對比。4基于FPGA的FIR低通濾波器設(shè)計MATLAB工具箱中的濾波器模塊DSP Builder設(shè)計工具中濾波器模塊乘加子系統(tǒng)的搭建DSP Builder設(shè)計工具中濾波器模塊濾波器系數(shù)確定并量化利用MATLAB工具箱設(shè)計濾波器濾波器參數(shù)確定FIR濾波器模型的建立 濾波器設(shè)計流程圖FIR低通濾波器參數(shù)為：系統(tǒng)頻率為50MHz,通帶截止頻率Fpass為1MHz，阻帶截止頻率Fstop為4MHz，通帶最大衰減Apass為1dB,阻帶最小衰減Astop為30dB. FDATool濾波器設(shè)計MATLAB集成了一套功能強大的濾波器設(shè)計工具FDATool，可以完成多種濾波器的設(shè)計、分析和性能評估。 利用MATLAB工具箱濾波器設(shè)計工具設(shè)計濾波器， FDATool初始界面根據(jù)給出濾波器設(shè)計要求，修改參數(shù)。濾波器類型選擇FIR，系統(tǒng)頻率Fs修改為50MHz，通帶截止頻率Fpass修改為1MHz，阻帶截止頻率Fstop修改為4MHz，通帶最大衰減Apass修改為1dB，阻帶最小衰減Astop修改為30
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