北航夏宇聞復(fù)雜數(shù)字邏輯系統(tǒng)的veriloghdl設(shè)計方法簡介(編輯修改稿)
2025-02-12 08:30 本頁面
【文章內(nèi)容簡介】 概念 3)Verilog HDL測試模塊 ： 用 Verilog HDL描述的模塊，可以用來產(chǎn)生測試信號序列并可以接收被測試模塊的信號，用于驗證所設(shè)計的模塊是否能正常運行，往往不可綜合成具體門級電路。 4)Verilog HDL頂層（測試）模塊 ： 同上。 有關(guān) Verilog HDL的 幾個重要基本概念 5) 布局布線 ： 把用 綜合器自動生成的門級網(wǎng)表（ EDIF） 通過運行一個自動操作的布局布線工具，使其與具體的某種 FPGA或某種 ASIC工藝庫器件對應(yīng)起來，并加以連接的過程。 6) Verilog HDL后仿真測試模塊 ： 同 3）、 4），但被測試的模塊至少是一個門級描述的或用具體 FPGA(ASIC)庫器件 (帶時間延遲信息 )描述的結(jié)構(gòu)型 Verilog HDL 模塊。 Verilog 模塊由兩部分組成：端口信息和內(nèi)部功能。 module block1(a, b, c, d, e)。 input a, b, c。 output d, e。 assign d = a | ( b amp。 ~c) 。 assign e = ( b amp。 ~c )。 endmodule Verilog HDL模塊和接口 a b c d e ? Verilog 模塊的結(jié)構(gòu)由在 module和 endmodule 關(guān)鍵詞之間的四個主要部分組成： 端口信息： module block1(a, b, c, d )。 輸入 /輸出說明 ： input a, b, c 。 output d 。 內(nèi)部信號： wire x。 功能定義： assign d = a | x 。 assign x = ( b amp。 ~c )。 endmodule Verilog HDL模塊的結(jié)構(gòu) ? 請在下面的空格中填入適當(dāng)?shù)姆? 使其成為右圖的 Verilog 模塊 ： module block1(a, b, — , — , — )。 input — , — , — 。 —— d, — 。 assign d = a | ( b amp。 ~c) 。 assign e = ( b amp。 ~c )。 _______ 編寫 Verilog HDL模塊的練習(xí) a b c d e ? 請在下面的空格中填入適當(dāng)?shù)姆? 使其成為右圖的 Verilog 模塊 ： module block1(a, b, c , d, e )。 input a, b, c。 output d, e 。 assign d = a | ( b amp。 ~c) 。 assign e = ( b amp。 ~c )。 endmodule 編寫 Verilog HDL模塊的練習(xí) a b c e d ? 在 Verilog 模塊中有三種方法可以生成邏輯電路： 用 assign 語句： assign cs = ( a0 amp。 ~a1 amp。 ~a2 ) 。 用 元件的實例調(diào)用： and2 and_inst ( q, a, b)。 用 always 塊： always @ (posedge clk or posedge clr) begin if (clr) q= 0。 else if (en) q= d。 end Verilog HDL模塊中的邏輯表示 a b c d e ? 如在模塊中邏輯功能由下面三個語句塊組成 ： assign cs = ( a0 amp。 ~a1 amp。 ~a2 ) 。 // 1 and2 and_inst ( qout, a, b)。 // 2 always @ (posedge clk or posedge clr) //3 begin if (clr) q= 0。 else if (en) q= d。 end 三條語句是并行的，它們產(chǎn)生獨立的邏輯電路； 而在 always 塊中 : begin 與 end 之間是順序執(zhí)行的。 并行和順序 邏輯關(guān)系的表示 Verilog模塊中的信號 ? 只有兩種主要的信號類型： 寄存器類型： reg 在 always 塊中被賦值的信號， 往往 代表 觸發(fā)器，但不一定是觸發(fā)器。 連線類型： wire 用 assign 關(guān)鍵詞指定的組合邏輯的信號 或連線 Verilog模塊中的信號要點 ? 需要注意的是： 寄存器 ( reg )類型 不一定是觸發(fā)器 。 它只是在 always 塊中賦值的信號 。 Verilog中 reg與 wire的不同點 ? 用寄存器 (reg)類型變量生成組合邏輯舉 例 ： module rw1( a, b, out1, out2 ) 。 input a, b。 output out1, out2。 reg out1。 wire out2。 assign out2 = a 。 always @(b) out1 = ~b。 endmodule a out2 BUFF b INV out1 Verilog中 reg與 wire的不同點 ? 用寄存器 ( reg )類型變量生成觸發(fā)器的 例子 ： module rw2( clk, d, out1, out2 ) 。 input clk, d。 output out1, out2。 reg out1。 wire out2。 assign out2 = d amp。 ~out1 。 always @(posedge clk) begin out1 = d 。 end endmodule d out2 AND2i1 clk out1 D Q DFF Verilog中兩種不同的賦值語句 ? 不阻塞（ nonblocking) 賦值語句： always @(posedge clk) begin b = a 。 c = b。 end clk DFF c D Q D Q a b DFF Verilog中兩種不同的賦值語句 ? 阻塞（ blocking) 賦值語句： always @(posedge clk)
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